基于Verilog-A行为描述模型的VCO设计

分析了模拟硬件描述语言Verilog-A的特点,介绍了基于Verilog-A语言的行为级模拟电路设计过程.以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于Verilog-A的行为模型进行系统设计的新方法.根据VCO的数学模型,建立了中心频率为120MHz的VCO行为模型,并利用Cadence Spectre仿真器对该模型进行了验证及PLL系统仿真.     

基于Verilog-A的模拟电路行为模型及仿真

分析了模拟硬件描述语言Verilog—A的特点及模型结构，根据仿真速度和仿真精度的折衷考虑，设计实现了模拟开关、带隙基准电压源及运放的Verilog—A行为模型。根据数模转换器(13AC)的特性，基于Verilog—A设计了DAC参数测试模型，也建立8位DAC的行为模型。所有行为模型都在Cadence Spectre仿真器中实现了仿真验证。     

低压CMOS带隙电压基准源设计

在对传统典型CMOS带隙电压基准源电路分析和总结的基础上,综合一级温度补偿、电流反馈技术,提出了一种1-ppm/°C低压CMOS带隙电压基准源。采用差分放大器作为基准源的负反馈运放,简化了电路设计。放大器输出用作电路中PMOS电流源偏置,提高了电源抑制比(PSRR)。整个电路采用TSMC0.35μmCMOS工艺实现,采用HSPICE进行仿真,仿真结果证明了基准源具有低温度系数和高电源抑制比。     

一种基于0.35μm CMOS工艺的14位100MSPS DAC设计

基于 TSMC 0 .3 5μm CMOS工艺设计了一种工作电压为 3 V/ 5 V的 1 4位 1 0 0 MSPS DAC。 1 4位DAC在 5 0 Ω负载条件下满量程电流可达 2 0 m A,当采样速率为 1 0 0 MHz时 ,5 V电源的满量程条件下功耗为1 90 m W,而 3 V时的相应功耗为 45 m W该 DAC的积分非线性误差 ( IN L )为± 1 .5 LSB,微分非线性误差( DN L)为± 0 .75 LSB。在 1 2 5 MSPS,输出频率为 1 0 MHz条件下的无杂波动态范围 ( SFDR)为 72 d Bc。     

一种基于前馈补偿技术的高性能CMOS运算放大器

基于传统CMOS折叠共源共栅运算放大器的分析和总结,应用前馈补偿技术,实现了一种高性能CMOS折叠共源共栅运算放大器,不仅保证了高开环增益,而且还大大减小了运放的输入失调电压。设计采用TSMC 0.35μm混合信号CMOS工艺实现,采用Hspice进行仿真,仿真结果表明运放的直流开环增益为95 dB,输入失调电压为0.023 mV,负载电容为2pF时的相位裕度为45.5°。     

基于Verilog2A 的模拟电路行为模型及仿真

摘要:分析了模拟硬件描述语言Verilog - A 的特点及模型结构,根据仿真速度和仿真精度的折衷考虑,设计实现了 模拟开关、带隙基准电压源及运放的Verilog - A 行为模型。根据数模转换器(DAC) 的特性,基于Verilog - A 设计了 DAC 参数测试模型,也建立8 位DAC 的行为模型。所有行为模型都在Cadence Spectre 仿真器中实现了仿真验证。