一种适用于中频接收机的具有75dB动态范围的100MHz带通$\Sigma \Delta$调制器

本文介绍了一款适用于中频接收机的四阶开关电容带通$\Sigma \Delta$调制器,采样频率为100MHz。为优化谐振器的性能,文中提出了考虑运算放大器非理想特性后谐振器的传输函数。本文设计的调制器采用0.13-um标准CMOS工艺,在25MHz附近200KHz信号带宽内测得的SNDR和DR分别为68dB和75dB。调制器工作在1.2V电源电压下,总功耗为8.2mW。     

在系统可编程(ISP)技术及其器件

介绍了在系统可编程(ISP)技术的概念及其对当今数字电子系统设计带来的革新,对在系统可编程逻辑器件(ispLSI)的性能、结构以及特征作了较详细的分析,最后分析了在系统编程原理。     

弱对偶基下比特并行RS编码器的设计

讨论了高速RS码编码器的设计问题。研究了有限域元素在弱对偶基（WDB）下的表示,基于弱对偶基下的最优弱对偶基的计算方法,给出了有限域比特并行乘法器的设计过程,并且利用这样的乘法器构成了广泛应用的RS（255,223）码的编码器。RS（255,223）码的编码器的复杂度定量的分析结果表明：弱对偶基下的比特并行乘法器设计复杂度降低,便于VLSI实现。编码器的数据吞吐率可达较高值,有利于高速应用场合。     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

基于CRT的低成本RSA芯片设计

提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.     

一种适用于DVB-T/H系统的自适应信道估计算法

提出了一种基于导频的自适应信道估计算法,该算法在最小平方误差(LS)算法的基础上采用两维插值方法估计出无线信道的频率响应:在时域上进行线性插值,在频域上根据系统软判决信噪比自适应地进行线性插值或维纳滤波插值。在地面数字视频广播(DVB-T)系统中的仿真结果表明,该算法具有较高的性能,而且在信噪比较高的情况下,它的复杂度很低,可以进一步应用于手持数字视频广播(DVB-H)系统中。     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

专用指令集安全处理器设计与VLSI实现

专用指令集处理器（ASIP）结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.     

可重构的椭圆曲线密码系统及其VLSI设计

研究了一种新的结构可重构的椭圆曲线密码系统及其VLSI设计问题。从点乘与群运算层的调度到有限域上的高速运算方法等方面出发，提出了一些提高椭圆曲线上点乘运算的新方案；给出了一种新的支撑域和曲线参数可选择、结构可重构的高速椭圆曲线密码专用芯片VLSI架构。采用全定制与基于0，6μmCMOS标准单元库综合相结合的方式实现了该系统。测试结果表明：设计芯片能够有效地完成数字签名与身份验证完整流程；在20MHz的工作频率下，平均每次签名时间为62。67ms。     

MIMO-OFDM的FFT/IFFT处理器

面向多输入多输出(MIMO)正交频分复用(OFDM)系统,设计一种可配置的FFT/IFFT运算处理器。给出多通路流水线FFT/IFFT处理器架构,通过一个输入数据重排模块,实现来自4条信道的多通路数据同时计算,支持不同数据率的FFT/IFFT运算。性能分析表明,在SMIC 0.13 μm工艺下,该处理器的最高时钟频率可达125 MHz,面积达到1.800×1.500 μm2。