非线性延时模型及逻辑门优化设计

为了解决信号斜率对逻辑门延时的影响,提出一种基于逻辑努力的非线性逻辑门延时模型.模型引入非线性修正因子,该修正因子通过对仿真数据的模拟,由优化算法求得.针对不同的连线负载,提出模型得到的延时与仿真得到的延时误差小于3％.仿真结果表明,在不同的连线负载下,采用该模型优化设计的译码器延时最小,验证了模型的有效性.     

一种用于FPGA的270MHz到1.5GHz可重构多功能锁相环时钟发生器

本文设计实现了一种用于FPGA芯片的可重构多功能的锁相环时钟发生器。该时钟发生器具有可配置的时钟发生和延时补偿两种模式,分别实现时钟倍频和相位对准的功能。输出时钟信号还具有可编程的相移和占空比调节等高级时钟变化功能。为了提高相位对准和相移的精度,本文设计了一种具有新的快速起振技术的压控振荡器。本文还提出了一种延时分割方法以提高用于实现相移和占空比调节功能的后端分频器的速度。整个时钟发生器使用0.13μm标准CMOS工艺设计制作。测试结果表明,能够实现270MHz到1.5GHz的宽调节范围,当锁定在1GHz时,整个电路功耗为18mW,rms抖动小于9ps,锁定时间为2μs左右。     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

A pseudo differential Gm-C complex filter with frequency tuning for IEEE802.15.4 applications

This paper presents a CMOS G_m-C complex filter for a low-IF receiver of the IEEE802.15.4 standard.A pseudo differential OTA with reconfigurable common mode feedback and common mode feed-forward is proposed as well as the frequency tuning method based on a relaxation oscillator.A detailed analysis of non-ideality of the OTA and the frequency tuning method is elaborated.The analysis and measurement results have shown that the center frequency of the complex filter could be tuned accurately.The chip was fabricated in a standard 0.35μm CMOS process,with a single 3.3 V power supply.The filter consumes 2.1 mA current,has a measured in-band group delay ripple of less than 0.16μs and an IRR larger than 28 dB at 2 MHz apart,which could meet the requirements of the IEEE802.15.4 standard.     

一种OOK/FSK调制模式的射频发射机电路设计

设计了一种具有OOK/FSK两种调制模式的射频发射机前端电路。它由一个频率综合器芯片和一个功率放大器芯片组成。发射机电路采用SMIC 0.18 μm CMOS工艺设计。测试结果表明,发射机最大输出功率为－0.31 dBm,PLL的相位噪声为－118.79 dBc/Hz@1 MHz。该发射机可以实现OOK/FSK两种调制方式,在OOK模式下,数据率达到10 Mb/s。整个电路采用1.8 V供电,功耗为43 mW。     

标准低密度奇偶校验码译码算法中量化结构

DVB-S2标准低密度奇偶校验码(LDPC)译码器在深空通信中面临着低复杂度、高灵活性及普适性方面的迫切需求。通过对LDPC译码算法中量化结构的研究,提出一种动态自适应量化结构的设计方法。该方法在常规均匀硬件量化的基础上,提出了修正化Min-Sum译码算法中的数据信息初始化及迭代译码的动态自适应量化结构,解决了DVB-S2标准LDPC码译码时存在的校验节点运算与变量节点运算之间的复杂度不平衡的问题,并由此提高了译码器的译码性能。实验证明,以DVB-S2标准LDPC码中码长为16 200,码率为1/2的为例,提供动态自适应量化结构与常规的均匀量化结构相比,节省硬件资源为4%。此外,动态自适应量化结构支持动态可配置功能,保证了DVB-S2标准LDPC译码器的灵活性及普适性。     

一种适用于IEEE802.15.4协议的全集成CMOS复数滤波器

 复数滤波器是低中频结构接收机中的一个重要模块，起到镜像抑制的作用。该文针对IEEE802.15.4的低功耗要求，提出了一种可以灵活配置共模反馈模块的伪差分结构OTA，该OTA具有内部共模前馈和共模检测功能，适用于级联应用。基于该OTA结构实现了一个3阶巴特沃斯Gm-C复数滤波器，中心频率在1 MHz，带宽1.3 MHz，带内群延时波动小于0.16 μs，镜像抑制能力满足IEEE802.15.4协议要求。该文还提出了一种频率调节方法，用于控制复数滤波器的中心频率，与传统的锁相环结构相比，该调谐电路结构简单，适合在低功耗应用场合。     

针对电容型MEMS读出电路噪声与失调的优化

This paper presents a high precision CMOS readout circuit for a capacitive MEMS gyroscope. A continuous time topology is employed as well as the chopper noise cancelling technique. A detailed analysis of the noise and mismatch of the capacitive readout circuit is given. The analysis and measurement results have shown that thermal noise dominates in the proposed circuit, and several approaches should be used for both noise and mismatch optimization. The circuit chip operates under a single 5 V supply, and has a measured capacitance resolution of 0.2 aF/√Hz. With such a readout circuit, the gyroscope can accurately measure the angular rate with a sensitivity of 15.3 mV/°/s.     

一种用于低电压集成锁相环的省面积的双通道环路滤波器

This paper proposes an area-saving dual-path loop filter（LPF）for low-voltage integrated phase-locked loops（PLLs）.With this LPF,output current of the lowpass-path charge-pump（CP）is B times（B〉1）as great as that of the integration-path CP.By adding voltages across these two paths,the zero-capacitance is magnified B times equivalently.As a result,the chip size is greatly reduced.Based on this LPF,a 1.2 V 3.5 GHz-band PLL is fabricated in SMIC 0.18μm RFCMOS technology.Its zero-capacitance is only 1/30 of that in conventional second-order LPFs. Measured data show that,at a frequency of 3.20 GHz,phase noise is–120.2 dBc/Hz at 1 MHz offset,reference spur is–72 dBc,and power is 24 mW.