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1.
2.
基于新型半圆形电极金属-半导体-金属紫外光探测器的光电耦合优化 总被引:1,自引:1,他引:0
本文使用数值仿真器ISE-TCAD建立了新型半圆形电极金属-半导体-金属紫外探测器器件模型并研究了该探测器的器件特性。通过对新型半圆形电极结构探测器,传统结构探测器以及实验数据的全面对比验证了模型的正确性。其结果表明了该探测器的性能提升并说明了建立的物理模型对预测这种新型结构探测器性能增强而言是合适的。此外,通过调节该器件的结构参数实现优化目的,优化结果表明半圆形电极半径为2 μm, 电极间距为3 μm的探测器在290 nm具有峰值响应度0.177 A/W ,相应的外量子效率超过75%, 同时在0.3 V 偏压条件下归一化光暗电流对比度达到1.192E11 1/W。这些特性表明半圆电极金属-半导体-金属紫外光电探测器具有优异的光电集成应用前景。 相似文献
3.
论文阐述了一种用于逐次逼近ADC开关电容比较器的失调消除技术。采用预放大加再生锁存的比较结构,基于0.18μm 1P5M CMOS工艺设计实现了一种伪差分比较器。通过采用前级预放大器输入失调消除技术以及低失调再生锁存技术进行设计,整个比较器的输入失调电压小于0.55mV。通过采用预放大加再生锁存的比较模式,整个比较器的功耗有效减小,不足0.09mW。在电源电压为1.8V、ADC采样速率为200kS/s、时钟频率为3MHz的情况下,比较器能达到13位的转换精度。最后,通过设计讨论、后仿真分析及其在一种10位200kS/s的触摸屏SAR ADC中的成功应用验证了本文比较器的实用性和优越性。 相似文献
4.
采用ADS软件设计并仿真了一种应用于WiMax2标准的低噪声放大器。该低噪声放大器基于TSMC 0.13μmCMOS工艺,工作带宽为2.3 GHz~2.7GHz。在电路设计中采用噪声抵消技术降低CMOS管的电流噪声。使用共栅极结构进行输入匹配,使用电容进行输出匹配。偏置电路采用电流镜原理。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在2.3 GHz~2.7GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于1.96dB,增益大于21.8dB,整个电路功耗为9mW。 相似文献
5.
A clock generator circuit for a high-speed high-resolution pipelined A/D converter is presented.The circuit is realized by a delay locked loop(DLL),and a new differential structure is used to improve the precision of the charge pump.Meanwhile,a dynamic logic phase detector and a three transistor NAND logic circuit are proposed to reduce the output jitter by improving the steepness of the clock transition.The proposed circuit,designed by SM1C 0.18μm 3.3 V CMOS technology,is used as a clock generator for a 14 bit 100 MS/s pipelined ADC.The simulation results have shown that the duty cycle ranged from 10%to 90%and can be adjusted.The average duty cycle error is less than 1%.The lock-time is only 13 clock cycles.The active area is 0.05 mm2 and power consumption is less than 15 mW. 相似文献
6.
An improved low distortion sigma-delta ADC(analog-to-digital converter) for wireless local area network standards is presented.A feed-forward MASH 2-2 multi-bit cascaded sigma-delta ADC is adopted;however,this work shows a much better performance than the ADCs which have been presented to date by adding a feedback factor in the second stage to improve the performance of the in-band SNDR(signal to noise and distortion ratio),using 4-bit ADCs in both stages to minimize the quantization noise.Data weighted ... 相似文献
7.
8.
基于CSMC 0.5 μm DPDM CMOS工艺设计了一种高效率的D类音频功率放大器,利用全差分型积分负反馈技术和全集成H桥式输出结构实现了该音频功放的无滤波器应用.仿真和测试结果均表明:在电源电压5 V,无外部滤波器,总谐波失真与噪声之和小于0.5%的条件下,该功放可向3Ω负载电阻提供大于3.5 W×2的输出功率;电源电压在3~6 V范围内,最大转换效率可达90%以上;电源电压为5V,输出功率小于3.0W时,每个通道的总谐波失真与噪声之和小于0.1%. 相似文献
9.
对逐次逼近A/D转换器的无源器件匹配性进行了研究.基于理论分析,明确了电荷再分配结构、电压等比例缩放结构以及混合结构等几种典型逐次逼近A/D转换器对无源器件网络匹配性的具体要求,并利用Matlab工具,通过建立逐次逼近A/D转换器无源器件匹配性高层次模型对理论分析结果进行了验证.在此基础上提出了一种基于单位电容缩放的新型电荷再分配结构,在不提高无源器件匹配性要求的前提下,利用单位电容取代原有缩放电容并增加一定的时序控制,有效地解决了传统电容缩放结构中缩放电容工艺实现困难以及对寄生电容敏感的问题,适合片上系统的嵌入式应用. 相似文献
10.
提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18 μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880 932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器. 相似文献