基于存储体系结构的处理器性能提升

随着计算机体系结构的发展，处理器运算单元速度大大提高，存储器速度成为处理器性能提高的瓶颈。通过实际分析，提出解决该问题的方法与途径。一个好的存储体系结构能够大大改善处理器性能。选取合适的缓存大小、路组，建立多级缓存结构，采用Wwrite buffer、victimcache和stream buffer可以进一步缓解暂停处理器运算单元流水线所带来的性能下降问题。     

LCD Gamma校正的硬件实现

通过对液晶（LC）S型电光响应曲线的研究，设计了一种由非线性DAC来实现LCD Gamma校正过程。由模拟退火算法获得了C-DAC中7个关键电容参数值，用设计出buffer来提高DAC驱动负载的能力，并通过直接译码电路，巧妙地解决了显示输出对比度的问题，经过对Matlab和Hspice仿真，证明可以实现LCD Gamma校正的功能，解决了显示图像精确逼近原始图像的问题。     

AES加密算法电路设计

AES(Advanced Encryption Standard)加密算法是美国国家标准与技术研究所(NIST)用于加密电子数据的最新规范,用于取代加密安全性已经日渐降低的DES(Data Encryption Standard)算法。本文主要讨论AES算法的电路设计。AES加解密可以共用一套电路并且某些步骤可以合并。     

基于跳转轨迹的分支目标缓冲研究

现代计算机体系结构受两个方面的困扰:性能和能耗。为降低嵌入式处理器日益增长的功耗,提出基于跳转轨迹的分支目标缓冲结构(TG-BTB)。与传统分支目标缓冲每次提取指令时需要查询分支目标缓冲不同,TG-BTB只在执行轨迹预测为跳转时才查询分支目标缓冲。该结构通过在程序执行过程中动态分析跳转轨迹行为,可以实现只在轨迹跳转时查询分支目标缓冲,从而降低功耗。在动态分析过程中首先提取记录两条跳转分支指令之间的指令间隔,然后将提取的指令间隔存储在TG-BTB中,最后根据存储在TG-BTB中的指令间隔决定是否需要查询BTB。基于基准测试向量进行模型验证和性能测试,实验结果表明TG-BTB降低了81%的BTB查询能耗。     

基于分治策略的加法器测试向量生成技术

为应对数据通道测试中向量生成计算复杂度的日益增长,针对加法器进行研究,提出了一种基于分治策略的加法器测试向量生成技术。首先将被测加法器电路分解为并发模块和顺序模块,分别生成对应这些模块故障全覆盖的测试向量子集,再将他们的输入信号映射为被测加法器电路的基本输入,经去除冗余向量后得到完整的测试向量集。给出的实验结果表明了该技术能有效地降低加法器测试向量生成的计算量,特别对于大规模加法器电路的测试生成,其效果更佳。     

32位高性能嵌入式CPU中Load Aligner 模块的设计与实现

在CPU中，Load Aligner模块是DCACHE和数据通道之间的接口。从DCACHE中取出的数据只有通Load Aligner模块重新排序，才能进入CPU的数据通道。本文讨论了该CPU中Load Aligner模块的设计与实现，其中主要是数据通道部分的逻辑设计和电路设计，并给出了相关结果。     

基于ECTM总线协议的总线接口单元(BIU)的电路设计

EC^TM是所有执行通写策略的MIPS微处理器内核所采用的接口规范。而BIU(businterface unit)是此次高性能、低功耗32位嵌入式微处理器芯片设计中的一个总线接口模块，它是为了实现高速缓存（cache)与外部存储器（memory)之间的通写策略（writep-through)而设计的一种总线接口单元。本文研究并设计了一种符合EC^TM规范。且满足通写策略的BIU接口电路，并着重阐述了EC^TM规范的功能特点、时序特征及BIU大致的设计方案。     

一款通用CPU中的Load Aligner数据通道的全定制设计

超大规模集成电路技术的发展产生了一个复杂浩大的工程体系。已开展了通用CPU的Load Aligner数据通道部分的全定制设计，以此设计为例，阐述了一个集成电路予模块的逻辑设计、电路设计、版图设计，并给出了相关结果。     

一款32位嵌入式CPU的定点加法器设计

根据一款32位嵌入式CPU的400MHz主频的要求,结合该CPU五级流水线结构,并借鉴各种算法成熟的加法器,提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案,为后续浮点加法器的设计提供了很好的铺垫。     

一种改进的Wallace树型乘法器的设计

本文针对典型32位乘法,对Booth算法产生的部分积重新合理分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器进行改进,提出一种高速的树型乘法器结构。该结构与传统Wallace树型乘法器相比,具有更小的延时、更规整的布局和更规则的布线,使其易于VLSI实现。