一种用于32位CPU的CPL流水线乘加器的设计

综合的32位乘加器需采用5段流水线才能满足CPU的设计指标，但这样会造成与CPU指令流水线不匹配，带来了控制复杂化。为解决这个问题，采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器，使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段，简化了控制、降低了功耗、节省了面积。     

应用于智能卡的Java嵌入式微处理器核的设计

介绍了一种可直接执行Ｊａｖａ字节码的嵌入式微处理器体系结构。该处理器核实现了Ｊａｖａ卡虚拟机（ＪＣＶＭ）指令集。类ＲＩＳＣ的流水线显著加快了指令的执行速度。文中对堆栈类型指令间的数据相关问题提出了一种新的解决办法。     

应用遗传算法进行低功耗状态编码

本文研究了用遗传算法进行有限状态机(FSM)的低功耗状态编码问题.基于FSM的概率模型,对编码空间进行并行搜索;通过在适应性度量中引入面积和状态翻转信息,实现了面积和功耗之间的折衷.对一些FSM的实际测试表明此方法平均能达到20%的功耗优化.     

一种具有双PCI接口的ASIC验证系统

针对集成PCI接口功能的ASIC的设计开发,提出了一种具有双PCI接口的ASIC验证系统。该系统充分复用软硬件资源,可应用于开发流程的全过程,有效地缩短了开发时间,降低了成本。文章最后给出了高速RSA加密芯片验证系统的应用实例。     

非接触IC卡基站BPSK解调电路的锁相设计实现

文章提出了一种基于数字锁相技术的BPSK数字解调电路的设计方案，详细描述了典型模块的设计思路。该电路可应用于符合ISO／IEC 14443 B类的非接触IC卡系统基站，采用0．8μm CMOS工艺实现，设计工作频率为13．56MHz，数据流率为106kbps。文中给出了利用Cadence LDV前后仿真以及Hspice模拟的波形，以及CPLD验证和实际流片后的测试结果。     

集成电路隐蔽ROM码点与管型的染色识别技术

集成电路隐蔽ＲＯＭ码点与管型的染色识别是当前解剖分析和消化吸收国外集成电路先进技术的关键技术。文中讨论了它的难点和识别效果。以及它的应用前景。     

一种FPGA的硬线化技术：SMPGA

对国内广泛应用的ＸｉｌｉｎｘＦＰＧＡ进行了研究。在此基础上，开发了一种ＦＰ－ＧＡ硬线化技术——ＳＭＰＧＡ。该技术具有兼容性好、成本低和转换迅速等优点。叙述了实现ＦＰＧＡ硬线化技术的基本思路和方法。详细介绍了ＳＭＰＧＡ母片的版图设计和编程转换软件以及ＬＣＡ电路图提取软件的开发。实验结果证明，该ＦＰＧＡ硬线化技术是基本可行的     

8086微处理器的内部结构特点

一、整体结构概述8086微处理器的整体结构框图示于图1中。它由两个处理器组成,一个是上半部分的总线接口部件BIU,一个是下半部分的执行部件EU。二者各受独立的控制,有相同的时钟但工作时并不同步。BIU的组成包括形成地址的段寄存器及加法器、程序计数器PC、实现BIU与EU通信的地址寄存器JND     

CMOS电路的低功耗设计技术

ＣＭＯＳ集成电路随着规模和速度的迅速提高以及在便携式电子产品中的广泛应用，电路功耗已成人们关注的关键问题。本文重点叙述了降低ＣＭＯＳ电路功耗的主要途径和低功耗设计技巧。