一种应用于高性能DSP的RapidIO控制器IP

本文介绍了针对高性能DSP的Rapid IO控制器IP应用及集成。该控制器IP支持Rapid IO标准协议版本2.2,包含完整的三层体系结构及应用层接口逻辑。控制器IP配置总线和数据总线采用标准的AMBA总线接口,向用户开放多个可配置的Master和Slave端口。     

多线程非阻塞指令Cache设计

非阻塞Cache是指Cache在等待预取数据返回时,还能继续提供指令和数据.首先分析了多线程非阻塞Cache的处理器需求,然后提出其时序要求和一种实现方案.利用SystemVerilog对该方案进行RTL级建模和性能评估.仿真结果表明,该方案可以很好地应用于多线程、乱序执行处理器的指令引擎设计之中.     

一种基于ALU运算单元的译码分配电路设计

本文介绍了一种基于ALU运算单元的译码器分配电路硬件设计,利用verilog硬件描述语言实现整体设计,并利用仿真编译工具对硬件功能进行验证.该译码分配电路实现了对ALU指令行进行逻辑解析,译成各个控制字,控制ALU指令的执行.