一种500 Mbps至4 Gbps连续速率的多模式CDR电路

提出了一种连续速率的时钟数据恢复(CDR)电路,可覆盖500 Mbps到4 Gbps数据率。该CDR电路在130 nm互补金属氧化物半导体(CMOS)工艺下实现,基于相位插值(PI)原理,采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环(PLL)输出时钟频率范围,同时避免PI电路处于非线性区,该CDR电路采用多种速率模式切换的方式将采样时钟频率限定在500 MHz~1 GHz之间。PI电路为7 bit精确度,线性度良好,4 Gbps数据率时,恢复时钟的峰峰值抖动约为25.6 ps。该CDR误码率在10-10以下,可跟踪最大±976.6 ppm的数据频偏,功耗约为13.28 mW/Gbps,测试芯片大小为5 mm2,其中CDR芯核部分为0.359 mm2。     

一种精度可编程的低功耗SAR ADC

设计了一种精度可编程的低功耗逐次逼近型模数转换器(SAR ADC)。采用电阻电容混合结构的数模转换(DAC)阵列,通过对低位电阻阵列的编程控制,实现了12,0,8位的转换精度,对应不同的精度,电路支持1,5,10 MS/s的转换速率。采用一种改进的单调开关控制逻辑以降低功耗和面积,同时避免了原有单调开关逻辑存在信号馈通的缺点。根据不同的精度要求,对比较器所用预放大器的个数进行编程控制,进一步提高了ADC的功耗效率。电路基于0.18 μm的CMOS工艺设计,在1.8 V电源电压下,精度从高到低对应的功耗分别为0.56,0.48,0.42 mW;SNDR分别为73.2,61.3,48.2 dB;SFDR分别为96.3,84.6,62.8 dB。芯片内核面积仅为(0.6×0.9)mm²,适用于通用片上系统(SoC)。     

一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器

作为数据采集系统中的关键模块,逐次逼近型模数转换器的功耗决定了整个系统的功耗水平。本文给出了一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器。通过采用所提出的开关逻辑,该逐次逼近型模数转换器的功耗和面积跟采用传统开关逻辑的逐次逼近型模数转换器相比都会有很大的降低,其中开关逻辑的平均功耗大约降低了80%,总的电容面积减小50%。不仅如此,文章还提出了一种简化的数字控制逻辑来降低数字控制电路的功耗和面积。仿真结果表明和传统的数字控制逻辑电路相比,提出的简化数字逻辑的功耗可以减小大约50%。所设计的芯片在标准的0.35微米的CMOS工艺下进行了流片,芯片内核的面积为1.12平方毫米。在-55℃到150℃温度变化范围下,芯片100KHz的输入信号可以测得64.2dB的SNDR。在给定3.3V的电源电压下,芯片的功耗仅为0.72mW。     

一种基于SAR量化器的低功耗音频Δ-Σ调制器

基于0.18 μm CMOS工艺,采用离散3阶前馈结构,设计了一种低功耗音频调制器。采用4位SAR量化器,相比于Flash ADC类型的量化器,减少了比较器的个数,降低了量化器的功耗。与传统的利用有源加法器对输入信号和积分器输出进行求和的方式不同,该设计利用SAR量化器实现输入信号的求和,极大地降低了整个调制器的功耗。此外,调制器采用增益提高型低功耗放大器结构,相比于套筒式共源共栅放大器、折叠式共源共栅放大器等传统类型的放大器,节省了功耗。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,调制器的SNDR为94.6 dB,SFDR为107 dB,功耗仅为145 μW。