高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

一种通用的低成本QC-LDPC码译码结构

提出一种通用的QC-LDPC码译码器架构.该架构采用一种特殊的绑定结构和一个可配置的循环移位网络,实现了多码率变码长的LDPC译码,可以应用在多标准数字通信系统中.同时,该结构使存储单元的利用率提高了13倍.提出的可配置数据交换网络可以使存储单元和运算单元之间的连线规则化,降低了连线复杂度.基于该结构,本文实现了符合中国数字电视地面传输标准DTMB中LDPC译码器,在SMIC0.18um标准COMS工艺下,芯片面积约为8mm2;在时钟频率50MHz,迭代次数15次,8比特量化的条件下,吞吐率可达91Mbps.     

一种高性能QAM解调器的设计与实现

提出了一种适用于DVB-C标准的高性能QAM解调器。通过采用改进的解调算法并优化其VLSI实现结构,该设计在现场测试中不仅取得良好的性能并且节约了硬件资源。该解调器支持4/16/32/64/128/256QAM六种调制模式,符号率1～7 MSps范围内连续可调,具有高灵敏度以及可捕获最大达±700 kHz的载波频偏。实现结果表明该文设计的解调器非常适合于低成本的有线电缆系统。     

符合DTMB标准的非规则码LDPC解码器VLSI设计

在完全符合数字电视地面传输中国国家标准(DTMB)的芯片系统中,实现了一个码长为7 493bit,同时支持3种码率(0.4,0.6,0.8)的非规则LDPC码解码器。在该设计中,使用了一种新的存储器调用的控制策略,在只比单码率最多增加不到5%的存储器的情况下,实现了3种码率存储器的复用。在最大迭代次数为15次的情况下,可以达到150Mbit/s的高吞吐率,而在DTMB中所需的50Mbit/s数据率要求下,迭代次数可高达45次。还给出了FPGA的综合报告和基于SMIC 0.13μm CMOS工艺下的解码器版图。