模拟图像字符叠加控制实现

根据模拟图像显示原理。描述了利用CPLD实现字符叠加控制的原理。提出了实现CRT字符叠加控制的工程解决方案。即单片机与CPLD控制实现。并给出了CPLD读／写控制器时序仿真结果。     

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2～5 GHz时,补偿电路具有良好的补偿效果。     

一种2.5 Gb/s带预加重结构的低压差分串行发送器

设计了一种带预加重结构的低压差分信号(LVDS)串行发送器,改进了传统LVDS发送器的共模电平反馈控制结构.LVDS串行发送器采用双运放反馈控制电路,在避免集成大电阻的同时,能够更好地稳定差分信号的输出摆幅.采用电路预加重技术,克服了数据高速传输过程中的高频信号损失问题.基于0.25μm CMOS工艺,实现了LVDS发送器,芯片面积约为0.03mm2,可满足2.5 Gb/s的高速串行数据传输.     

能量收集最大功率点跟踪DC-DC升压转换器设计

通过提升功率传输效率和降低电路功耗,设计了一种适用于低功率微弱能量收集的DC-DC升压转换器。升压转换器主要包括核心电路、最大功率点跟踪(MPPT)电路、零电流开关(ZCS)转换电路、振荡器、电荷泵和偏置电路。采用开路电压法检测输入功率,并适时调整开关导通时间,以调整输入阻抗,实现对能量源的MPPT传输;同时,采用特殊供电的ZCS,减小电路的亚阈值泄漏,提升转换效率。基于65 nm CMOS工艺对DC-DC升压转换器进行设计,芯片面积为260μm×380μm。仿真结果表明,在输入功率-7～-30 dBm内、能量源内阻50Ω～10 kΩ的条件下,跟踪效率峰值为99.81%。同时,在最低输入电压为35 mV、DC-DC转换器输出电压为1 V时,电路转换效率峰值为90.46%,整体功耗低于1.2μW。     

一种高速串行信号线性均衡电路

设计了一种高速串行信号连续时间线性均衡器。采用有源电感负载结构,结合高频与全频通路信号求和技术来实现高速串行信号均衡。电路具有面积小、功耗低、利于集成等优点。采用65 nm CMOS工艺进行设计,1.2 V电源供电,可对经过80 cm长的衰减信道、且传输速率为14 Gbit/s的信号进行补偿,实现6.24 dB@10.96 GHz的补偿。该均衡器将输出端信号眼图水平方向抖动减小至0.25UI,功耗数据率比低至0.399 mW·s/Gbit,设计版图面积为0.09 mm²。     

一种自校准高精度时间放大器

提出了一种应用于时间数字转换器的2倍增益自校准时间放大器。该时间放大器能动态调整支路电容的充放电时间,有效提高了增益稳定性。基于65 nm CMOS工艺进行设计,电源电压为1 V。仿真结果表明,在不同温度和工艺角下,动态输入范围可达600 ps,增益误差小于10%。在6级级联的条件下,最小精度为0.46 ps,归一化差分误差为0.15 LSB,归一化绝对误差为0.19 LSB。与传统时间放大器相比,该时间放大器的性能明显改善。     

一种高性能超低功耗亚阈值基准电压源

设计了一种超低功耗、无片上电阻、无双极型晶体管的基于CMOS亚阈值特性的基准电压源。采用Oguey电流源结构来减小静态电流,从而降低功耗,并加入工作于亚阈值区的运算放大器,在保证低功耗的前提下,显著提高了电源电压抑制比。采用1.8 V MOS管与3.3 V MOS管的阈值电压差进行温度补偿,使得输出电压具有超低温度系数。采用共源共栅电流镜以提高电源电压抑制比和电压调整率。电路基于SMIC 0.18 μm CMOS工艺进行设计和仿真。仿真结果表明,在－30 ℃~125 ℃温度范围内,温漂系数为9.3×10－6/℃;电源电压为0.8~3.3 V时,电压调整率为0.16%,电源电压抑制比为－58.2 dB@100 Hz,电路功耗仅为109 nW,芯片面积为0.01 mm²。     

一种高精度片内电阻校准电路设计

设计了一种适用于40 Ω~100 Ω内调节的高精度片内电阻校准电路,该电路可精确调整因工艺波动产生变化的片内电阻阻值。片内电阻校准电路采用模数混合控制方法,即以片外电阻为基准,采用高精度回滞比较器比较片内和片外电阻转换的电压值,采用自适应控制电路精确调整电阻阵列开关,使得片内电阻的阻值与片外基准电阻的阻值相等。电路基于40 nm CMOS工艺进行设计,仿真结果表明,比较器的电压比较阈值最小为2 mV,电路实现40 Ω~100 Ω内电阻阻值可调节,校准误差小于2%。     

一种地端关断差分驱动CMOS射频整流器

采用SMIC 180 nm工艺,设计了一种地端关断差分驱动CMOS射频整流器。通过切断能量传输路径,解决了传统可关断差分驱动CMOS射频整流器因短路电流较高导致关断功耗(POFF)较大的问题。搭建可重构3阶整流电路,验证该射频整流器的功能。仿真结果表明,相对于传统可关断差分驱动CMOS射频整流器,当输入电压VIN幅值为1 V、负载电阻RL为10 kΩ时,在零电压关断的情况下,该整流器的POFF下降了15.2 dBm @953 MHz;在负电压关断情况下,POFF下降了24.5 dBm @953 MHz。该整流器满足射频能量收集系统中整流器低功耗待机的要求。     

一种6倍无源增益低OSR低功耗的二阶NS SAR ADC

针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。