基于BiCMOS的高性能CML三值D型触发器的设计

结合电流模逻辑(current mode logic, CML)电路的高速低摆幅、抗干扰能力强、适合在高频下工作的优点以及BiCMOS电路高速大驱动的优点,设计了一种结构简单的基于BiCMOS的高性能CML三值D型触发器。采用TSMC 180nm工艺,使用HSPICE进行模拟。结果表明,所设计的触发器不仅具有正确的逻辑功能,且结构简单,与目前先进的三值D型触发器相比,平均D-Q延时降低95.6％～98.4％,PDP降低16.2％～96.8％,同时工作频率可高达15GHz,适合高速和高工作频率的应用。     

对称传输电流开关理论与对称三值电流型CMOS算术电路

本文应用开关－信号理论建立了基于对称三值逻辑适用于对称三值电流型ＣＭＯＳ电路开关级设计的对称传输电流开关理论。     

单稳态触发器的结构及其开关级设计原理

根据单稳态触发器定时单元特性,提出了单稳态触发器的一般结构.在此基础上,运用传输电压开关理论进行了CMOS单稳态触发器的开关级设计研究,并具体设计了两个单稳态触发器.设计实例表明文中提出的方法不仅简单、有效,而且具有通用性.     

自供电磁阻车辆检测节点设计

针对无线车辆信息采集系统寿命受制于节点功耗的问题,设计了一种基于各向异性磁阻传感器的自供电车辆检测节点。节点采用电源动态管理,设计了快速信号采集电路,结合低功耗芯片的选用以及执行睡眠等方法来控制节点功耗。为减少通信次数和保证可靠通信,针对应用定制了时分多址加跳频的无线通信协议。节点采用超级电容加充电锂电池的存储结构收集太阳能,通过软硬件协同设计实现了简单高效的能量管理方法,具有供电源自动切换和充电控制功能。实验测试的结果表明该节点能够胜任车流量检测应用,自供电能够满足节点可持续工作的需要。     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

双电压动态可重构FPGA任务模型及调度算法

通过对单电压动态可重构可编程逻辑门阵列（FPGA）实时任务模型的学习研究,建立基于双电压动态可重构FPGA的非可抢占任务模型.该模型很好地描述了双电压动态可重构FPGA任务的特征,在单电压任务模型的基础上增加了双电压任务模型特有的属性.并基于降序首次自适应算法提出一种新的硬件任务调度算法,该算法在保证任务集限制时间内完成所有任务的同时,利用动态电压调节的方法大幅度减少了任务集完成所需要的能量.在Sun Saloris 工作站下对任务调度模型及其算法进行仿真和评估,实验数据表明,这种基于双电压的任务模型的调度算法,能够有效降低FPGA任务执行的能耗,对于大规模的任务,能耗最高可节省24.1%.     

基于MOBILE的JK触发器设计

介绍了一种新型量子逻辑单元电路——单稳双稳转换逻辑单元及其工作原理,在此基础上探讨并设计了以MOBILE为基本单元电路的具有同步置位复位功能的边沿型JK触发器电路,从而丰富了量子电路中触发器的类型     

DESIGN OF TERNARY FLIP-FLOPS AND SEQUENTIAL CIRCUITS BASED UPON U_h GATE

According to the next-state equations of various ternary flip-flops(tri-flop),whichare based upon ternary modular algebra,various ternary flip-flops are implemented by usinguniversal-logic-modules,U_hs.Based on it,ternary sequential circuits are implemented by usingarray of universal-logic-modules,U_hs.     

低功耗四边沿触发器设计

根据在保持电路原有性能的前提下可通过降低时钟频率来降低系统功耗的原理和双边沿触发器的设计思想,本文将多值信号信息量大的优点应用于时钟网络上设计了基于三值时钟的四边沿触发器,消除了三值时钟的冗余跳变,从而通过降低时钟频率的方式达到降低功耗的目的。本文设计的四边沿触发器电路结构简单,既可以用于二值时序电路中也可以用于多值时序电路中。模拟结果表明,本文设计的四边沿触发器具有正确的逻辑功能且能有效地降低系统功耗。     

基于RSL筛选的WirelessHART最短路径路由算法

无线HART网络协议中提出的Graph路由是同类无线网络中健壮性最好的路由方式之一。针对目前实现该路由方式的算法非常少且性能不佳的现状,提出一种基于BFS的Graph路由算法。该算法得到的路由具有跳间冗余的特点,能够最大限度地增加路由健壮性,并且路径最短;引入RSL作为链路质量衡量标准,剔除质量较差的链路,同时对每跳的邻居数设置上限,保证了路由的健壮性,同时避免了低质量的链路带来的通信资源浪费。此外,论证了协议所没有提及的广播路由存在的必要,并给出了实现算法。