基于模糊理论的红外图像滤波

利用图像的空间相关性,提出了一种基于模糊理论的图像智能滤波方法,此方法具有运算量小和便于图像实时等特点,同时避免了常用滤波方法的缺陷,实验表明,基于模糊理论的图像智能滤波方法比常规滤波方法运算量小,它既能去除奇异点,又能保持图像中目标的边缘不变性,具有很好的滤波效果。     

广义形态滤波实现星载SAR图像斑点噪声抑制

提出了实现高分辨率星载SAR单视图像斑点噪声抑制的广义形态滤波法.它以广义形态滤波器实现斑点噪声的抑制,并加以点目标的检测和保持,获得高空间分辨率和高辐射分辨率的SAR单视图像.最后用实际数据进行实验,验证了算法的有效性.     

一种双精度浮点乘法器的设计

设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积，用阵列和树的混合结构实现对部分积的相加，同时，还采用了快速的四舍五入算法，以提高乘法器的性能。把设计的乘法器分为4级流水线，用FPGA进行了仿真验证，结果正确；并对FPGA实现的时序结果进行了分析。     

红外双波段信号处理器对目标和诱饵的识别

通过分析高空背景条件下红外图像中弱小目标与红外诱饵的辐射特性,给出利用双波段特征对小目标与红外诱饵进行识别的方法,通过仿真实验对理论分析进行了验证,建立了相应的基于FPGA和DSP的硬件处理平台,处理器通过并行流水的方式可实时处理256×256个像素的图像,完成红外诱饵识别算法的实时运行,对导弹抗干扰能力有实际意义.     

基于FPGA 和DSP 的多用激光雷达信号处理器

介绍一种基于FPGA 和DSP 的多用激光信号处理器,通过对FPGA 和DSP 进行不同的编程,既可以用于激光成像系统,也可以用于激光测距系统。详细地介绍了其硬件组成以及应用于不同系统时FPGA 和DSP 内部的编程实现。     

基于SHARC数字脉压系统的设计与实现

详细介绍了采用两片浮点DSP ADSP21062实现某舰载雷达所需要完成的舰速补偿、反异步干扰和脉冲压缩的系统研制。通过采用分段匹配滤波的方法，极大地节约了时间和空间。与完成同样功能采用单片TMS320C6701的设计相比，本设计具有外围电路简单、系统调试容易等优点。     

Small-Scale CMOS Pseudo SRAM Module Design

An approach to design small scale CMOS static random access memory (SRAM) is proposed. The design of address decoder, memory cell, and the layout are included. This approach adopts flip-flop array structure.The flip-flops are used as the storage cells and they are stacked to form the whole SRAM module. The word select bit is generated from the address decoder. And one word at a time is selected for reading or writing. The design of the memory core‘s layout is also discussed since it should be optimized to save area and also should be convenient for realization. It‘s a full-custom layout. The address decoder is composed of combinational logic circuit and its layout is also designed as a full-custom layout. With all these modules, the integral structure of the SRAM is cartied out.     

一种雷达多目标模拟器的主控DSP的软件设计和实现

阐述了雷达多目标模拟器的设计，给出了一种可实时模拟多批目标回波的雷达信号模拟器的实现方案，重点介绍了该模拟器主控DSP软件设计思想及其实现，对整个系统工作性能做了简要分析．     

基于FPGA的RapidIO核接口芯片的设计和实现

新型嵌入式系统采用基于交叉开关的互连模式，用于系统互连的交叉开关是以RapidIO协议为核心的。RapidIO协议是一个点对点、包交换的协议。通过对RapidIO协议的研究，掌握了实现该协议的关键技术。使用Xilinx公司的FPGA(可编程门阵列)芯片实现基于RapidIO核的终端设备，并通过软件仿真和硬件实验系统对其功能进行验证。     

HDLC协议RS-485总线控制器的FPGA实现

介绍了以HDLC协议控制为基础的RS-485总线通信控制器，采用VHDL语言在RTL级设计，并在单片FPGA上实现．该控制器具有两个独立的全双工通道，通过存储器管理单元共用片内4KB双口RAM，与CPU进行数据交换．内建中断管理模块，可以工作在查询模式或中断模式．CPU可通过内部ISA总线接口，对片内RAM地址、本站站址、收发数据长度、数据的波特率等编程控制．工作时钟为40MHz时，各通道波特率最高可达10MHz．实际应用表明，此控制器设计合理，工作可靠。