首页 | 本学科首页   官方微博 | 高级检索  
文章检索
  按 检索   检索词:      
出版年份:   被引次数:   他引次数: 提示:输入*表示无穷大
  收费全文   6篇
  完全免费   7篇
  自动化技术   13篇
  2013年   1篇
  2012年   3篇
  2010年   2篇
  2006年   1篇
  2005年   1篇
  2001年   2篇
  1995年   1篇
  1988年   1篇
  1987年   1篇
排序方式: 共有13条查询结果,搜索用时 31 毫秒
1.
深亚微米集成电路设计中串扰分析与解决方法   总被引:3,自引:0,他引:3  
本文介绍了深亚微米集成电路设计中串扰的成因及其对信号完整性的影响,论述了串扰分析和设计解决的一般方法,对于实际设计具有一定的理论指导意义和应用参考价值。本文最后指出了我们工作的进一步研究方向。  相似文献
2.
本文阐述了用编码技术降低集成电路同时开关输出的数目 ,从而降低同时开关噪声的思想 ,并就多种编码方案在这种应用中的效果进行了深入分析  相似文献
3.
工作主频是ASIC最重要的设计指标之一,而减少小延迟是提高主频的基本途径。本文人逻辑和工程设计的角度介绍减小路径延迟的主要方法。  相似文献
4.
本文阐述了用编码技术降低集成电路面时开关输出的数目,从而降低同时开头噪声的思想,并就多种编码方案在这种应用中的效果进行了深入分析。  相似文献
5.
本文提出了一个新的门与功能块级逻辑模拟和延迟时间分析系统GFSAS-1。GFSAS-1的结构是一个以数据库为中心的模块结构。本文简要介绍了GFSAS-1的系统组成和功能特点,重点阐述了数据库管理系统(DMS),主要功能模块,以及波形描述语言(WDL)的设计方案  相似文献
6.
一、半订制IC产品的产生集成电路的生产存在着一种形式,即标准化系列化产品(标准IC)和订制型产品(订制IC) 标准IC是指目前市面上流行的诸如74系列TTL和10K或100K系列ECL等产品。我国一直使用这类IC来研制组装各种机器系统,它具有价格便宜,挑选方便,研制组装中小型机器系统灵活,便于生产,维护及更换器件等优点,但致命的缺点是性能差  相似文献
7.
本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑。结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps。  相似文献
8.
本文研究并实现了一种快速响应中断请求信号的中断处理系统。设计过程中,在保证功能正确的前提下,尽量减小中断的延时开销。本文硬件中断和软件中断的处理机制相同,中断嵌套机制非常灵活。与传统的只有不可屏蔽中断源能打断可屏蔽中断源的中断嵌套机制不同,本文中断处理系统只要是优先级较高的中断信号就可以打断优先级较低的中断信号。这种机制简化了控制逻辑,减少了中断延时开销,使得延时开销从传统的5拍缩短为4拍。  相似文献
9.
随着DSP应用领域的扩展,传统的DMA部件已被EDMA控制器所取代。本文通过分析和研究,针对当前EDMA控制器数据传输并行度较低、效率不高的问题,提出了可变优先级的传输请求仲裁机制和两级并行的传输控制结构,设计了具有64个通道,支持突发传输、64位位宽和并发传输的EDMA控制器,不仅实现了读写并发,还实现了多个传输请求的并发执行。  相似文献
10.
随着工艺尺寸的缩减,单粒子翻转(SEU)和单粒子瞬态(SET)成为了深亚微米集成电路中备受关注的可靠性问题。本文基于Muller_C单元的静态电路和动态电路,设计了两种时域采样锁存器,并与DICE锁存器相结合,设计出了相应的既抗SEU又抗SET的D触发器(Dflip-flops,简称DFF)。通过三维TCAD混合模拟产生的SET,对两种D触发器版图后提取寄生参数的电路网表进行故障注入模拟,Hspice模拟的结果证明:两种DFF在有效抑制SEU的同时,还可以有效地抑制SET。与文献[1]中提出的既抗SEU又抗SET的DFF相比,本文中设计的DFF面积较小,500MHz下动态功耗和静态功耗均有所降低,其中一个DFF的建立时间优于文献[1]中的DFF。  相似文献
设为首页 | 免责声明 | 关于勤云 | 加入收藏

Copyright©北京勤云科技发展有限公司  京ICP备09084417号