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1.
SOC可测试性设计与测试技术   总被引:15,自引:0,他引:15  
超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩/解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作.最后,展望了SOC测试未来的发展方向.  相似文献
2.
测试数据压缩和测试功耗协同优化技术   总被引:9,自引:3,他引:6  
提出一种新的压缩编码——Variable-Tail对测试数据进行压缩,建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法,利用该算法不仅能提高测试压缩率,而且能降低测试时待测电路上损耗的功耗,理论分析和ISCAS85,ISCAS89电路的实验结果验证了文中编码和算法的有效性。  相似文献
3.
无线传感器网络时间同步协议的改进策略   总被引:7,自引:0,他引:7  
鉴于NTP和无线传感器网络时间同步协议的相似性,提出把NTP中的时间过滤、时间选择和时间组合算法简化后应用于无线传感器网络时间同步协议中以提高同步精度的策略.作为例证,将时间组合算法简化后引入BTS协议中.模拟的结果表明:在由81个Mica2节点组成的8跳网络内,除抗拒节点的同步误差保持不变外,其余节点的同步误差减小至改进前的67.70%~91.58%;具有相同跳距的节点的平均同步误差随跳距的增加率由19.8减小至15.5μs/跳;同时没有额外的报文开销.理论分析表明:同步精度的提高得益于应用时间组合算法所导致的节点时间偏移量均方差的减小.  相似文献
4.
5.
降低时延测试功耗的有效方法   总被引:6,自引:2,他引:4  
研究时延测试(应用)中的功耗问题,提出一种降低时延测试功耗的测试向量排序方法,该方法利用时延测试向量对之间的海明距离为测试向量对排序,实验研究表明,在不同降低时延故障覆盖率的前提下,测试功耗平均降低90%。  相似文献
6.
一个适于形式验证的ATPG引擎   总被引:4,自引:0,他引:4  
自动测试产生(ATPG)不仅应用于芯片测试向量生成,也是芯片设计验证的重要引擎之一.提出了一种组合电路测试产生的代数方法,既可作为组合验证的ATPG引擎,又可用于通常的测试产生.该算法充分发挥了二叉判决图(BDD)及布尔可满足性(SAT)的优势,通过启发式策略实现SAT算法与BDD算法的交替,防止因构造BDD可能导致的内存爆炸,而且使用增量的可满足性算法,进一步提高了算法的效率.实验结果表明了该算法的可行性和有效性.  相似文献
7.
双阈值CMOS电路静态功耗优化   总被引:4,自引:0,他引:4  
集成电路设计进入深亚微米阶段后,静态功能不容忽视,提出一种基于双阈值电压的静态功耗优化算法,利用ISCAS85和ISCAS89电路集的实验结果表明,20%以上的静态功耗可以被消除(大规模电路在90%以上)。同时,文中算法也从很大程度上减小了电路的竞争冒险,提高了电路的性能。  相似文献
8.
The authors theoretically describe the monotonic increasing relationship between average powers of a CMOS VLSI circuit with and without delay. The power of an ideal circuit without delay, which can be fast computed, has been used as the evaluation criterion for the power of a practical circuit with delay, which needs more computing time, in such fields as fast estimation for the average power and the maximum power, and fast optimization for the low test power. The authors propose a novel simulation approach that uses delay-free power to compact a long input vector pair sequence into a short sequence and then, uses the compacted one to fast simulate the average (or maximum) power for a CMOS circuit. In comparison with the traditional simulation approach that uses an un-compacted input sequence to simulate the average (or maximum) power, experiment results demonstrate that in the field of fast estimation for the average power, the present approach can be 6-10 times faster without significant loss in accur  相似文献
9.
极小布尔不可满足子式的提取算法   总被引:4,自引:0,他引:4  
研究了极小布尔不可满足子式的提取算法,它分为近似算法和精确算法两种.文中就精确算法提出了局部预先赋值的优化方案,并且在理论上证明了该算法的正确性;通过实验显示了此算法可以获得更高的效率.通过模拟实验观察到,利用完法计算法进行近似提取的一个有趣现象,即随着公式密度的增加,算法的提取误差会趋于下降.  相似文献
10.
传感器网络中基于ARQ的多链路转发模型分析   总被引:4,自引:0,他引:4  
传感器网络应用通常部署在如地下停车场、煤矿井下通道等条件复杂的环境中.这种复杂环境使短距离无线通信变得低效.早期传感器网络通信协议更多关注网络连通问题,较少考虑信道特性对协议的影响.随着对短距离无线链路特性认识的加深,人们尝试使用如链路估计、不相交多路径、缠绕多路径等机制提高网络抵达率和能量效率.通过模型分析了基于ARQ的多链路传输机制,给出该机制优于单链路的充分条件,同时分析了冲突对于网络效率的影响,并通过NS2验证模型分析的各项结论.  相似文献
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