密码处理ASIP中的置换加速

密码处理ASIP是针对密码算法处理的专用微处理器体系结构,结构设计的重点是怎样良好地匹配算法要素和算法结构.置换是对称密码算法中重要的编码环节,在密码处理ASIP结构下加速置换要尽量减少使用非共用硬件,开发处理并行性,适应各种位宽置换的处理要求.通过对分组算法置换特性的深入分析,在提出的密码处理ASIP结构下,构造了加速置换操作的部件结构和互连结构,设计了专用的指令,给出了性能和实现结果,证明置换加速机制高效、低代价、通用性强.     

DMR:兼容RISC-V架构的乱序超标量通用处理器核

DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了 自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44 b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12 MHz,在14 nm工艺下主频可达到2 GHz.     

GF（2m）域上快速模乘处理结构的研究与设计

加速GF(2m)上的模乘运算是提高GF(2^m)上ECC算法性能的关键。在分析EC上点乘操作的基础上，我们构造了模乘运算在线性Systolic上实现的局部并行处理递推形式，并设计了Systolic阵列的具体单元结构和连接，给出了性能分析和模拟结果。实验证明，局部并行阵列结构能适应多种EC上的模乘处理。     

GF(2m)域上快速模乘处理局部并行结构

在分析EC上点乘操作的基础上，构造了MSB方式下局部并行线性systolic结构的模乘递推形式，设计了具体的单元结构，给出了性能分析和模拟比较结果。实验证明MSB方式下局部并行、域多项式可变的阵列结构能适应多种EC上模乘，实现灵活、高速的模乘处理，而局部并行、固定域多项式结构能在较优的硬件代价下高效实现特定EC上模乘，有效提高GF(2m)上ECC算法的性能。     

系统互连网络的容错策略研究

本文研究了互连网路由算法的容错问题,分析了各种切换技术下多种容错路由和错误恢复策略的特点及适用情况,研究了典型算法的优缺点。     

GCC后端中四路双精度短向量寄存器的实现

设计和实现一个新的产品化的编译器通常需要几年时间。基于已有的编译器进行修改和扩展,是研发面向新体系结构的编译器的主要途径。GNU编译器集合(GCC)支持多种高级语言和多种目标处理器平台、文档及源代码开放等。基于GCC的Sparc后端,实现了支持四路双精度SIMD指令的四路双精度短向量寄存器的描述。在此过程中,定义了新的目标机,扩充了一类向量模式,定义了一类新的寄存器约束,实现了四路双精度寄存器的描述,定义了四路双精度SIMD指令的机器描述。对于面向此类SIMD指令的内嵌函数,GCC编译器能够正确使用该类向量寄存器来生成对应的SIMD指令。     

基于GCC实现飞腾处理器向量处理单元的编译器后端

编译器后端是针对特定目标机器的编译器实现,不同的指令集体系结构需要实现不同的编译器后端。面向飞腾处理器中向量处理单元(FT-VPU)的体系结构和指令集,基于GCC编译器实现了编译器后端,使GCC能够正确编译面向FT-VPU的SIMD指令的内嵌函数。从四路双精度SIMD指令的机器描述出发,总结了在GCC后端所做的实现工作。其对基于GCC编译器实现面向特定目标机器的编译器后端有较大的参考价值。     

可重构密码处理结构中重构机制及对性能的影响

重构机制对可重构密码处理系统的性能有着重要的影响,该文从全局、局部、静态、动态几方面提出了流水化可重构密码处理结构中重构机制的分类,给出了各种机制的吞吐率和延迟公式,并分析了几种机制的性能和实现代价,最后给出了在采用局部动态重构机制的可重构密码处理结构中密码处理的性能。     

串行链路研究与设计

本文提出了一种新型串行链路的设计方案,详细研究了数据采集时钟、数据多重采样,数据汇总分析,二次对齐策略等主要技术,还讨论了串行链路的特点及设计时应该解决的主要问题。     

两种基于FFO的前导零检测算法

前导0检测(LZD)是浮点加法运算的关键步骤,设计高速的前导0检测算法对提高浮点加法器性能具有重要意义。本文针对64位高性能微处理器浮点运算部件的应用需求,设计并实现了两种基于FFO的前导0检测算法,并对其进行了分析比较。综合结果表明,改进的并行LZD算法具有更高的检测性能,并且通过提前计算出规格化字节移位量,将前导0检测和规格化中的粗粒度移位并行化,进一步减少了整个浮点运算部件的延迟。