基于nRF905实现LF2407的无线通信的设计

介绍一种用单片无线数传模块nRF905实现TMS320LF2407DSP的无线通信的方法。描述了LF2407中内嵌的串行外设接口模块以及nRF905的结构与用法，给出了硬件电路设计及软件实例。     

基于PXIe总线的多DSP并行信号处理模块设计

随着数字信号处理设备在测试系统内的广泛应用,使得单颗DSP芯片的性能已无法满足日益增长的对处理速度的要求;设计的并行多DSP模块,集成了四片高端浮点DSP芯片和一片高性能FPGA芯片,其通过优化DSP簇拓扑结构、增强DSP簇数据缓存能力、扩展DSP簇数据传输通道等技术手段,使模块具备了强大的信号处理能力和灵活的应用开发方式;模块并行处理能力达到单DSP性能的3.6倍以上;该模块支持PXIe、RapidIO、Infiniband、光纤等多种高速接口,数据传输速率达到16Gbps可应用于雷达信号处理、合成仪器、软件无线电系统等多种测控系统。     

针对网络时延优化PID参数的研究

现场总线控制系统有着众多优点的同时也有其自身的缺点,像总线传输可能产生延时。文中采用遗传算法,结合模拟PID控制器与被控对象的数学模型,针对基于CAN总线的PID控制系统中可能产生的总线延时进行了PID控制实时优化,仿真结果表明较为有效。     

IEEE 1451网络化智能传感器接口技术

传感器技术和网络技术的结合产生了网络化智能传感器,由此制定了IEEE 1451网络化智能传感器标准;IEEE 1451标准族的目标是定义一套通用的通信接口,使变送器同微处理器、仪器系统或网络相连接,标准不仅允许厂家生产的传感器支持多种网络,还允许用户根据实际情况选择传感器和网络,并支持即插即用;文中还简要介绍了IEEE 1451网络化智能传感器的意义和应用现状。     

基于SDRAM大容量缓存FIFO控制器的设计与实现

数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。     

基于CAN总线网络控制系统中的时延分析及对策

网络时延严重影响网络控制系统的实时性和稳定性.分析CAN总线网络控制系统时延的构成,针对给定的网络控制系统模型,给出系统稳定性与网络时延之间的数学关系式,并讨论了网络负载率对网络时延,系统稳定度的影响.采用基于时间触发方式的CAN总线信息调度方案,结果表明,该调度方法消除了CAN总线系统由于总线冲突而引起的时延.计算机仿真及实验表明,相比于事件触发方案,基于时间触发的CAN总线网络调度方案使系统性能得到明显改善.     

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。