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1.
针对嵌入式平台下卷积神经网络运行速度慢,无法快速手势检测的问题,提出一种基于SSD的卷积神经网络的嵌入式手势检测算法,该算法显著提高了手势检测速度,并保持了高精度。首先通过一种预处理方法,对原来的手势数据库进行5倍扩展;然后对SSD算法的基础神经网络层进行卷积因子分解,使用MobileNet神经网络获得了在CPU下的3倍加速;最后通过改变输入图片大小同时改变网络结构,减少了算法的计算复杂度。实验结果表明所提算法在两个数据集上的平均精度均值(Mean Average Precision,mAP)下降2.7%,但是在Qualcomm SnapDragon 820平台下检测一张图片时间可达到0.233 s,检测速度提高40倍以上。  相似文献   
2.
JPEG2000实时截断码率控制新算法 及其VLSI结构设计   总被引:5,自引:0,他引:5       下载免费PDF全文
提出一种实时编码实时截断的码率控制算法.它根据已分解的小波子带内码块有效位平面数来预测未分解的小波子带内码块有效位平面数,并根据编码通道数和小波/量化权系数为当前编码码块分配码率.并提出一种JPEG2000编码实时截断,两级码率控制的编码体系结构.第一级采用本文提出的算法实时截断码流和编码通道.第二级在低码率下采用JPEG2000标准的PCRD优化算法搜索精确的分层截断点.在最优分层截断之前多数码流和编码通道被预先截断,存储器损耗小,实时性高.低码率下,图像质量跟JPEG2000标准一致.  相似文献   
3.
在JPEG2000专用集成电路设计中,DWT和Tierl编码之间的接口存储器设计直接影响DWT变换的系数存储和LL子带数据的再读取,及为给Tierl的位平面编码器提供码块数据。本文使用了二块片内DPRAM实现上述存储,提出了一种简单而高效的读写策略,并实现了该方法的FPGA仿真,性能分析表明DWT和位平面编码器并行性接近90%。  相似文献   
4.
提出并实现了一种用于JPEG2000编码芯片中高速Tier1编码器的并行流水结构。该编码器采用了双位平面并行编码、通道扫描的流水控制、状态变量实时产生电路以及列内并行上下文生成等技术,实现了一种0状态存储器的多并行流水位平面编码器;并行同步流水的多记号输入算术编码器以及不定算术编码周期下的多输入同步读取电路,使算术编码速度平均为1.3上下文编码记号对/时钟;对算术编码产生的压缩码流存储呈高效的宏流水线结构。该编码器在100MHz工作时钟下,最高编码速度为85M小波系数/s。用SMIC0.25μm工艺库综合时,门电路为6.3万门,片上存储器为26kb(码块大小32×32),关键路径为5.2ns。  相似文献   
5.
JPEG2000并行阵列式小波滤波器的VLSI结构设计   总被引:2,自引:0,他引:2       下载免费PDF全文
兰旭光  郑南宁  梅魁志  刘跃虎 《电子学报》2004,32(11):1806-1809
提出一种基于提升算法实现JPEG2000编码系统中的二维离散小波变换(Discrete Wavelet Transform)的并行阵列式的VLSI结构设计方法.利用该方法所得结构由两个行处理器,一个列处理器以及少量行缓存组成;行列处理器内部是由并行阵列式的处理单元组成;能使行和列滤波器同时进行滤波,用优化的移位加操作替代乘法操作.整个结构采用流水线的设计方法处理,在保证同样的精度下,大大减少了运算量和提高了硬件资源利用率,几乎达到100%,加快了变换速度,也减少了电路的规模.该结构对于N×N大小的图像,处理速度达到O(N2/2)个时钟周期.二维离散小波滤波器结构已经过FPGA验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中.  相似文献   
6.
集成电路技术的发展始终存在着两个主要矛盾:集成电路工艺加工能力的快速增长与设计生产力的矛盾,集成电路复杂度增加与设计时间紧缩的矛盾。文章从网格技术的角度,把SoC设计过程中不同的设计资源,包括IP核、EDA设计工具软件、代码、设计专家信息等,通过统一的资源管理机制实现对各种设计资源的管理,解决SoC设计对资源共享和协同的需要,提高SoC设计的整体效率。同时介绍了面向SoC设计网格问题求解环境下资源管理器的原型实现。  相似文献   
7.
对多内核共享L2 cache时的cache污染问题进行了研究,认为内核猜测执行预测路径上的访存指令导致的cache污染会严重影响处理器性能.提出了一种基于置信度评估的cache污染过滤技术FCPC,该技术置信度评估机制对条件分支进行动态评估,并为每个cache数据行新增两个标志位--置信度评估标志(CET)和访问指示标...  相似文献   
8.
针对YOLOv3等卷积神经网络使用更多的卷积层结构且卷积核尺寸大小统一的特点,提出一种卷积层结构化剪枝计算的参数压缩方法。基于卷积层权值参数,设计度量卷积层重要性公式,评估卷积层相对整个网络重要性,计算卷积层重要度并对得分进行排序,制定稀疏值分配策略,再训练模型操作保证模型性能不降低,并得到各个卷积层分配的稀疏值以及卷积过滤器,完成模型的结构化剪枝计算。在Darknet上实现YOLOv3卷积层结构化剪枝的参数压缩方法,不仅将YOLOv3参数压缩1.5倍,且计算量减少了1.6倍。  相似文献   
9.
正确有效的指令预取策略是避免指令缺失的关键技术,程序流程改变时指令预取方向正确率不高、指令预取准确度和存储器带宽有效利用率较低是导致指令缺失的主要因素.本文提出基于置信度评估的自适应选择性指令主动推送技术ASIAP,一方面减少无效指令预取的数量,进行精确指令预取,在避免Cache污染的同时提升指令预取的有效性;另一方面采用指令主动推送部件自适应选择性地完成部分非顺序指令预取请求,减少了取入错误路径上无用指令的可能.通过与Next_Line、Target_Line、Wrong_Path、BTA、Markov和CFGP等策略的对比,在2-16内核配置下,ASIAP策略相对于其它策略准确性平均提升3.7%-28.71%;L1 I-cache缺失率平均下降3.3%-14.39%.  相似文献   
10.
该文提出了一种高效流水低存储的JPEG2000编码芯片的设计方案.该方案通过采用双缓存的小波系数存储结构,预速率控制方法,Tier2中的RD斜率值的字节表示,以减少片上存储器;对离散小波变换,算术编码和位平面编码使用高度并行流水等设计结构以提高编码单元电路速度;字节地址空间的RD斜率值搜索提高了Tier2的打包速度;对系统实现中的时钟分配,色度转换,帧存储器控制进行了优化设计.基于该设计方案的整个编码芯片已通过FPGA验证,主要性能参数:小波类型为5/3,支持最大Tile为256×256,最大图像4096×4096,码块为32×32,系统采样率在Tier1工作时钟为100MHz时可达45Msamples/s,压缩图像与JASPER在压缩20倍时相比均小于0.5dB,在SMIC.25库综合下,等效门为10.9万,片上RAM为862kb.  相似文献   
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