FDP FPGA芯片的设计实现

研究了新型的FDP FPGA电路结构及其设计实现.新颖的基于3输入查找表的可编程单元结构,与传统的基于4输入查找表相比,可以提高约11%的逻辑利用率;独特的层次化的分段可编程互联结构以及高效的开关盒设计,使得不同的互联资源可以快速直接相连,大大提高了可编程布线资源效率.FDP芯片包括1600个可编程逻辑单元、160个可用IO、内嵌16k双开块RAM,采用SMIC 0.18μm CMOS工艺全定制方法设计并流片,其裸芯片面积为6.104mm×6.620mm.最终芯片软硬件测试结果表明:芯片各种可编程资源可以高效地配合其软件正确实现用户电路功能.     

FPGA可编程逻辑单元时序功能的设计实现

本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.     

用于模拟电路行为级建模的自动压扩子波方法

提出了一种新的自动压扩方法,适用于基于子波配置方法的模拟电路行为级建模.该压扩方法采用的压扩函数根据模块输入-输出函数的奇异性自动生成,因而这一方法具有通用性,可应用于任意输入-输出函数的电路模块的建模.与已有的建模方法相比,该方法能有效地降低模拟误差并减少使用基函数的个数.     

基于性能的LUT结构的FPGA的再设计算法

本文提出一个基于性能的LUT结构的FPGA的再设计算法,该算法采用特征函数以及对原布尔网络进行相应的约束实现电路的再设计。因为不改变网络的拓扑结构,从而避免了在再设计过程中重新考虑电路的时延和布局布线结果。     

用一个初始状态生成伪穷尽测试集

本文给出了一种适合于级敏扫描方法（ＬＳＳＤ）的伪穷尽测试集生成方法。通过测试码生成电路中增加状态跳变控制电路，使得只需要一个初始状态就可生成整个伪穷尽测试集。由于这个特点，消除了必须在ＲＯＭ中存储多个初始状态的要求，从而简化了测试控制电路及测试过程。     

数字逻辑功能提取器

介绍一种数字逻辑功能提取工具ＤＬＦＥ。该工具能帮助用户从平面化的底层逻辑网表中提取出一套功能明确、易于理解和验证的层次化产；在提取的过程中也实现了对电路的功能分析。它采用人机结合的方法，由用户识别功能块，由软件实时生成网表中用户选择 那部分电路的电路图，帮助用户识别功能块；并在网表 与用户识别出的功能块同构的实便，通过归并，把电路提高到同的层次。整个过程是自下而上，不断迭代的，最后将得到层次化的电     

可配置宏的快速FPGA布局算法

提出一种可配置宏模块的快速FPGA布局算法。用解析模型确定所有宏模块及基本逻辑模块的理想位置,通过局部扩散得到一个合理的初始布局方案,用低温模拟退火进一步优化,确定各模块的最终位置。以平方线网总长度为目标函数,与VPR算法相比,该算法能较好地处理宏模块,大大降低布局所耗费的时间,不影响最终布局方案的质量。     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

MB-OFDM UWB系统中的加窗算法设计

提出一种能抵抗超宽带系统中强窄带干扰的接收端加窗算法,它适用于多带正交频分复用(MB-OFDM)超宽带通信系统中采用的零值填充机制。相对于其他抗窄带干扰算法,接收端加窗算法具有算法复杂度低、无须对窄带干扰进行预估计等优点。在不同强窄带干扰源下的系统无线数据包错误率的仿真测试验证了该算法的有效性和可行性。     

CSPack:采用CSP图匹配的新型装箱算法

现代FPGA芯片可编程单元的日益复杂化对装箱提出了更大挑战,为了使依赖硬件结构的装箱过程不断适应芯片结构变化的过程,提出一种基于CSP图匹配的装箱算法CSPack.用配置库来描述芯片可编程逻辑块的各种电路功能,根据配置库并利用CSP图匹配算法进行电路匹配,找出满足约束的子电路,并以指令的形式将子电路映射到可编程逻辑块内.该算法已经应用于复旦大学自主研发的FPGA芯片FDP2008软件流程的装箱模块中,且针对不同芯片系列只需修改描述芯片功能配置的文件就能实现装箱.实验结果表明,与T-VPack算法相比,CSPack算法在时序性能上提升了6.1%,同时可减少1.4%的芯片占用面积.