基于等效采样的超宽带窄脉冲接收电路设计

超宽带探地雷达在无损检测系统中得到越来越广泛的应用，接收电路是整个无损检测技术的关键，采用顺序等效采样技术设计了一款新型的窄脉冲接收电路，该电路可以利用低速Ａ/Ｄ实现对高频信号的等效采样，利用ADS对该电路进行仿真，输入10ＭＨｚ重复频率的2ｎｓ 三角波信号，采样脉冲带有100ｐｓ的步进延时方波信号对输入信号进行采样，输入信号经过该电路后脉冲宽度降低为2μｓ，频率降低了1000倍，实测结果显示该电路可以实现对输入信号的等效采样，输出信号频率降低了 200倍。     

一种基于存储器内建自测试的新型动态March算法设计

存储器作为片上系统(SoC)中最大和最重要的模块之一,它的稳定性和可靠性关乎着整个芯片能否正常工作。为了提高存储器的测试效率,该文提出一种新型动态March算法——Dynamic-RAWC。相比经典的March RAW算法,Dynamic-RAWC算法有着更良好的故障检测效果：动态故障覆盖率提高了31.3%。这个可观的效果得益于所提算法以经典的March RAW算法为基础进行优化,融入了Hammer, March C+算法的测试元素和一些新的测试元素。不同于普通March型算法的固定元素,所提算法支持用户自定义算法的执行顺序以适应不同的故障检测需求,能够动态地控制算法元素,在时间复杂度和故障覆盖率之间进行调整从而达到良好的平衡。     

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求.文章介绍了基于130 nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现.实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求.     

基于FCM的芯粒测试电路设计与实现

设计了一种改进的2.5D芯粒可测性电路,电路的核心是位于中介层的灵活可配置模块（Flexible configu?rable modules,FCM）,该模块基于IEEE 1838标准提出的灵活并行端口设计,采用双路斜对称设计结构,水平方向的两条线路可同时向左和向右传输控制信号以及测试数据,彼此独立互不干扰。与IEEE 1838灵活并行端口相比,FCM可以简化扫描测试配置步骤,满足水平双线路传输场景需求。仿真结果表明,基于FCM设计的2.5D芯粒测试电路可以实现对原有可测性设计（Design for test,DFT）测试逻辑的复用,满足芯粒即插即用的策略,提升测试的灵活性和可控性。     

基于分段预留法的互连线二维电容提取技术

随着制造工艺的不断演进、电路规模的不断增大,集成电路逐渐进入后摩尔时代。如何准确快速地进行寄生电容参数提取,对于保证设计质量、减少成本和缩短设计周期变得越来越重要。文章提出了一种基于分段预留法的二维电容提取技术,该技术基于改进的有限差分法,采用非均匀网格划分和求解不对称系数矩阵方程,模拟互连结构横截面,可以高效计算出主导体的单位长度总电容以及主导体和相邻导体之间的单位长度耦和电容。为了验证提出方法的准确性和有效性,进行了一系列验证实验。实验结果表明,提出的互连线二维电容提取技术在寄生电容计算精度上平均提高了140倍,运行时间平均缩了10%。     

低电压SRAM测试电路设计与实现

本文基于SMIC 40nm LL CMOS工艺对一款256Kb的低电压8T SRAM芯片进行测试电路设计与实现,重点研究低电压SRAM的故障模型和测试算法,并完成仿真验证与分析。电路主要包括DFT电路和内建自测试电路两部分,前者针对稳定性故障有着良好的覆盖率,后者在传统March C+算法基础上,提出了一种新的测试算法,March-Like算法,该算法能够实现更高的故障覆盖率。仿真结果表明,本文设计的DFT电路能够减小稳定性故障的最小可检测电阻,提高了稳定性故障的测试灵敏度;March-Like算法可以检测到低电压SRAM阵列中的写破坏耦合故障、读破坏耦合故障和写干扰故障。     

统计静态时序分析方法综述

随着纳米技术的进步,工艺参数波动给电路性能带来的不确定性愈发明显,成为影响集成电路设计的主要因素之一。为了对先进工艺下超大规模集成电路更准确地进行时序分析,现代计算机辅助设计工具通过概率分布来表征电路的时序行为,并提出了统计静态时序分析（Statistical static timing analysis,SSTA）的方法。为了提高SSTA的速度,各种各样的方法及模型被陆续提出来。本文对快速蒙特卡洛仿真法、离散数值法、查找表法、解析法这四类SSTA的加速方法展开研究并对其性能进行分析,介绍了SSTA最新的研究方向并对各种时序分析方法进行总结展望。     

用于DVFS片上系统的全数字SARDLL设计

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用 TSMC-65 nm CMOS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 MHz~2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 mW。     

芯粒测试技术综述

随着半导体工艺的发展,芯片工艺提升愈发困难,摩尔定律日趋放缓,而芯粒集成技术促进了多芯片封装的发展,有效地延续了摩尔定律。以2.5D、3D集成为主的芯粒异构集成芯片的测试方法与传统2D芯片测试有所不同,带来一些新的测试挑战。从当前芯粒测试的挑战分析入手,介绍了芯粒互联标准、互联测试和基于不同测试访问标准的可测性设计（DFT）方法,着重阐述各方法的优缺点以及相互之间的联系与区别,旨在帮助读者对芯粒测试技术进行系统性了解。