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随着集成电路工艺尺寸不断缩小,电路规模不断增大,要得到很高的小时延故障覆盖率所需的测试向量越来越多,致使小时延故障模拟成本越来越高.为了降低模拟成本,提出一个高效的小时延故障模拟器.模拟方法中引入新的波形表达方式,按电路结构的拓扑顺序进行分级模拟,最后可得到每个故障的检测区间,并且应用时延故障概率分布来计算故障覆盖率.实验结果表明,此方法能大幅降低模拟时间和内存消耗. 相似文献
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提出利用瞬态电流测试(IDDT Testing)方法检测数字电路中的冗余固定故障。检测时采用双向量模式,充分考虑逻辑门的延时特性。针对两类不同的冗余固定故障,分别给出了激活故障的算法,在此基础上再对故障效应进行传播。SPICE模拟实验结果表明,该方法能有效地区分正常电路与存在冗余故障的电路,可以作为电压测试方法的一种有益的补充。 相似文献
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堰塞坝是由滑坡等失稳地质体快速堆积并阻塞河道而形成的天然坝体,溃决后会对下游人民生命财产安全造成严重威胁。深入开展非均质结构对堰塞坝溃决过程的影响研究,可为堰塞坝灾害的风险评估和应急处置提供重要参考。依托自主研发的水槽试验装置,通过开展不同结构类型堰塞坝的溃决模型试验,分析了均质、竖向非均质和水平非均质结构对坝体溃决的影响。研究发现:1)堰塞坝侵蚀过程受局部区域材料性质影响严重。2)均质坝中,随着中值粒径增大,材料抗侵蚀能力增强,溃决特征先由层状冲刷变为陡坎侵蚀,再变为多级陡坎侵蚀,峰值流量逐渐减小,峰现时间逐渐推迟。3)竖向非均质坝中,坝体上部材料主要影响溃口形成阶段历时和坝前水位;中部材料主要影响溃口发展阶段的溃口下切速率;底部材料主要影响下游坡脚稳定性和残留坝体形态。受溃口加速下切和溃决流量增加彼此间相互叠加影响作用,中部及底部材料分布对峰值流量的影响最为显著。4)水平非均质坝中,坝体内部4个区域对溃口发展的影响不同。过流侧上方材料影响溃决前期的溃口下切速率;过流侧下方、对岸侧上方材料分别影响溃决中后期的溃口下切、展宽速率;对岸侧下方材料对溃口发展影响最小。泄流槽设计时,应考虑非均质结构的影响,基于坝体结构特征采用工程措施限制溃口深切、促进溃口展宽,以降低峰值流量。 相似文献
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随着集成电路特征尺寸不断缩小,软错误已经成为影响电路可靠性的关键因素.计算软错误影响下逻辑电路的信号概率能辅助评估电路的可靠性.引起逻辑电路信号概率计算复杂性的原因是电路中的扇出重汇聚结构,本文提出一种计算软错误影响下逻辑电路可靠度的方法,使用概率公式和多项式运算,对引发相关性问题的扇出源节点变量作降阶处理,再利用计算得到的输出信号概率评估电路可靠度.用LGSynth91基准电路、74系列电路和ISCAS85基准电路为对象进行实验,结果表明所提方法准确有效. 相似文献
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设计了一种基于改进共源共栅电流镜的CMOS电流比较器,该比较器在1 V电压且电压误差±10%的状态下都正常工作,同时改进后的结构能够在低电压下取得较低的比较延迟。电路的输入级将输入的电流信号转化为电压信号,电平移位级的引入使该结构能够正常工作在不同的工艺角和温度下,然后通过放大器和反相器得到轨对轨输出电压。基于SMIC 0.18μm CMOS工艺进行了版图设计,并使用SPECTRE软件在不同工艺角、温度和电源电压下对电路进行了仿真。结果表明,该电路在TT工艺角下的比较精度为100 nA,平均功耗为85.53μW,延迟为2.55 ns,适合应用于高精度、低功耗电流型集成电路中。 相似文献
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为了更好地研究组合逻辑电路的竞争冒险现象,提出了一种关于组合电路竞争冒险的波形模拟方法,利用基于布尔过程的波形模拟器对电路进行模拟.该方法为检测电路中的竞争冒险现象提供了帮助,能有效降低对某些尖峰脉冲敏感的负载电路所产生的影响.实验结果证明了该方法的可行性和有效性. 相似文献
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崩滑型堰塞坝由于坝体结构松散、稳定性差、极易产生漫顶溃决形成巨型洪水,曾一度给我国灾区人民生命财产造成严重危害.基于当前室内模型实验、现场试验和数值模拟系统地总结溃坝阶段划分依据、溃口及纵剖面演变规律、溃决流量及洪水沿程演进特点,并在此基础上深入分析溃口下切及横向扩展中坝体材料侵蚀计算公式及侵蚀机制.相比人工土石坝,堰... 相似文献
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