调度问题的形式化描述

本文介绍高层次综合中调度问题的形式化描述。该描述将调度问题形式化为整数规划问题。它全面地考虑了调度问题的时间约束与资源约束、多周期操作与链式操作，流水线功能单元与非流水线功能单元以及分枝操作的调度问题。它为解决调度问题提供了一个较好的数学模型。     

软硬件协同验证系统平台间通讯设计

软硬件协同设计是软件、硬件的并行设计,包括系统描述、软硬件划分、设计实现和软硬件协同验证等几个阶段[1]。软硬件协同验证同时验证软件和硬件,使用处理器仿真器进行协同验证是其中一种重要的方法。一个能够对片上系统(SOC)设计进行全面快速验证的测试系统将会大大提高协同设计的效率[2]。测试系统中不同平台之间数据和信号的发送与接收是系统中必不可少的组成部分。该文介绍了测试系统平台间通讯方式和通讯协议的设计与实现。     

SOC系统中C到VHDL的转换

近年来,SOC设计方法学的研究越来越引起人们的注意。C语言适合对系统进行高层次的描述。C语言的系统描述经过软硬件划分之后,要求将硬件实现部分转换为适合于综合的VHDL语言。文章通过分析两种语言的区别,提出并实现了适于表达C语言描述内容的VHDL结构形式,并对几种C语言结构提出合理的转换方案。实验表明,文章提出的方案是正确的和有效的。     

基于蕴涵树的冗余添加和删除技术

可替换线逻辑综合（如ＰＡＭＢＯ）是近年来兴起的一种方法,它采用测试向量自动生成（ＡＴＰＧ）方法来实现冗余添加和删除．但是,频繁调用逻辑蕴涵过程使得整个逻辑综合的速度较慢．因此,如何减少ＡＴＰＧ过程的调用次数便成为提高这类算法的速度之关键．该文提出一种逻辑蕴涵树来存储节点间的逻辑蕴涵关系,并设计了一个基于逻辑蕴涵树的可替换线源节点的挑选法．在此基础上形成一个快速的可替换线逻辑变换算法ＩＢＡＷ,实验结     

面向SOC系统设计的层次化CDFG的扩展

本文主要介绍了层次化CDFG中标准控制结构和并行结构的扩充及转换方法,从而为在高层次 SOC设计中真正使用HCDFG提供了基础。同时,文中还给出了HCDFG在系统验证中的作用,它为不同方法的混合验证提供了统一而有效的内部结构。     

基于模块的层次化模型判别

模型判别技术是验证时序电路的一种重要手段。使用高层次描述的电路设计，往往是由多个相互关联的部分组成，利用此特点，本文提出一种基于模块的层次化建模方法，通过对设计描述进行分析。并结合待验证的性质，达到提高模型判别器性能的目的。实验表明，用这种模型可以实现状态数的有效减少。     

面向SOC系统设计的层次化CDFG的扩展

本文主要介绍了层次化CDFG中标准控制结构和并行结构的扩充及转换方法,从而为在高层次SOC设计中真正使用HCDFG提供了基础。同时,文中还给出了HCDFG在系统验证中的作用,它为不同方法的混合验证提供了统一而有效的内部结构。     

针对同步时序电路VHDL设计的有效模型判别器VERIS

介绍了一个针对同步时序电路VHDL设计的性质验证的解决方案-一个有效的符号模型判别器VERIS,该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性,可显著地减少有限状态机（FSM）的状态空间;大大地提高可达性分析和性质验证的速度;同时,实现了反例生成机制,实验结果表明,与Deharbe的模型判别器相比,用这个模型判别器验证一些基准电路更加适用于同步时序电路。     

VHDL模型可移植性

<正> 超高速大规模集成电路(VHSIC)硬件描述语言VHDL是作为一种标准规范开发的,这使得用VHDL进行的设计能够在许多CAE制造商提供的多种工具上操作,尽管VHDL并没有定义任何特定的工具,但其语言的某些特点可能降低了应用性能,并可能使某些应用不可能实现,为了避免这个问题,许多CAE制造商都只实现了通常是他们自己设计的子集。即使使用全集VHDL的模拟器,若用户要求共享模型,他们也必须在建模方法和公共逻辑数据类型上取得一致,以使不同的模型之间互相通信而不丟失数据,如果不了解如何使用逻辑模型,就不可能正确地建立模型,例如     

一个采用表决技术的容错微型计算机系统

本文描述了实现低成本、高可靠性、容错的微型计算机系统的方法。使用了设备冗余、时间冗余的技术。详细讨论了表决器的结构及实现容错的策略。