8位RISC_CPU可测性设计

本文介绍了一款RISC_CPU的可测性设计,为了提高芯片的可测性,采用了扫描设计和存储器内建自测试,这些技术的使用为该芯片提供了方便可靠的测试方案.     

用于RS-485通信的差分线性收发器的设计

介绍了一种低功耗RS-485差分线性收发器电路的设计.重点阐述了产生使能信号时的低压检测功能设计,以及接收模块中的迟滞比较特性.电路采用单5V电源,可满足总线上同时驱动32个负载的要求.仿真结果表明:电路总的静态漏电流仅为164μA,发送和接收模块的典型延迟分别为6 ns和12 ns.该电路可广泛应用于高速RS-485通信.