并行前缀加法器的研究与实现

随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高.当vLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用.文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不同数据宽度的情况下进行性能比较,根据深亚微米下金属互连线对加法器性能的影响,挑选出适合深亚微米工艺的加法器结构.     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

一种基于功能覆盖率的验证环境的构建方法

首先介绍了功能覆盖率和层次化Testbench,然后将两者结合起来介绍了一种基于功能覆盖率的验证环境的构建方法。论文结合作者设计的“龙腾R2”总线接口单元的验证平台,对这一方法作了详细的介绍。通过与“龙腾R1”总线接口单元的验证方法比较显示,笔者搭建的验证平台的验证时间缩短25%。     

一种改进的浮点乘加器结构的延时分析*

针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。     

基于位平面的LSB图像隐藏算法分析及改进

介绍图像信息隐藏技术中基于空间域方法中位平面的思想，分析了传统的最低有效位(LSB)隐藏算法以及在此基础上改进的奇偶标识位隐藏算法，提出了一种失真度更低、安全性更高的新隐藏方法——索引数据链隐藏算法。实验证明，采用该方法对载体数据的改变量要少于常规方法，可以有效地提高隐藏信息的安全性。     

一种高阶除法器的设计与实现

文章利用业界通用的fpspec92、fpspec95、linpack、whetstone．fl。Ps等浮点基准测试程序，基于阻塞步长对浮点处理性能进行分析。通过大量实验，得出浮点除法最佳执行周期为8～12拍。据此，为“龙腾R1”处理器设计了执行周期为11拍的基-56浮点除法器，并在SMIC0．181μm工艺下实现，恶劣环境下其运行速度为233MHz，面积约为0．174mm^2。     

一种改进的浮点乘加器结构的延时分析

针对一种改进的浮点乘加器结构，对关键路径的延时进行定量的估算，并将其与传统乘加器结构的延时进行比较。     

一种64位浮点乘加器的设计与实现

乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。