优化NoC性能的存储和通信压缩

文中针对NoC体系结构,提出了两种数据压缩技术,被称为高速缓存压缩和网络接口控制(NIC)内的压缩.性能实测结果指示压缩能够使NoC设计在较低的网络延迟、较低的功耗和改进应用性能等方面获得优势.     

一种检测电路中关键路径的新算法

伪路径的存在严重影响了对大规模集成电路的定时分析．为了克服该问题,文中给出一种基于SAT和GRASP求解算法的识别伪路径的方法,在此基础上引入动态期望值的手段得到一种检测组合电路中的关键路径的快速方法．实验证明,该方法可以在微机环境下对一些大规模的基准电路实现对关键路径的快速检测．对规模为几千个逻辑门的基准电路,该算法可以在半分钟内得到电路的关键路径,而且可以将关键路径时延减小,为确定精确的电路时延提供了依据。     

TTL系列IC实现组合函数的简述

TTL系列IC主要是以SSI和MSI装置为主,近几年研制出的许多MSI功能已经广泛地应用于数字系统中。许多因素互相交错地影响着TTL的发展,这些因素包括功耗、封装限制以及工艺的改变等等。TTL的前途受到工艺发展的主要影响是MOS。MOS有两个优点,第一、比TTL功耗低;第二、在硅片上可制作的晶体管数目比用TTL工艺要多得多。尽管如此,但是TTL的工艺非常经济,单是这一方面的原因就足以使TTL的应用范围扩大,加上设计人员对TTL系列越来越熟悉,这些因素仍然使TTL系列在IC中占有重要的地位。用IC实现数字系统以及研制和生产LSI装置直接得到的益处有: a.随着实际体积的缩小,降低了每个逻辑电路或存储位的成本;     

结合关系建模与项重写技术的时序电路等价验证

提出一个新颖的时序电路等价验证的方法框架.该方法有效地结合了关系建模和项重写技术.首先利用带有测试条件的Kleene关系代数建模时序设计,进而通过对关系表达式的项重写来证明时序设计的等价性.与传统的基于状态空间遍历的时序等价验证方法相比,该方法提供了一种全新的思路.     

考虑噪声效应的VDSM延时测试生成方法

为了解决超深亚微米芯片的延时测试问题，首先提出了一种新的基于布尔过程论的逻辑级噪声预测方法，用波形多项式描述的同时发生的跳变数来预测噪声大小，并生成能产生最大跳变数目的输入波形；然后同基于波形敏化的长敏化通路选择法相结合，提出了一种基于布尔过程论的能产生最大噪声效应的敏化测试波形生成方法。实验表明，本文提出的方法可以应用在复杂电路的延时故障测试中，有较好的推广价值。     

高层次数据流的多电压低功耗综合方法

为了有效地进行算法行为描述到寄存器传输级结构描述的转换,提出一种同时考虑功能单元功耗、互连功耗和电压转换功耗的模型和基于网络流的低功耗设计方法.首先对给定的数据流图进行单电压高层次综合,然后对单电压综合结果迭代地进行多电压调整;提取每次迭代时需要调整的网络流子图,对该子图运行最小费用最大流增量算法.该方法充分利用前面迭代中得到的优化解,避免了对整个网络流的重复计算.实验结果表明,文中方法在互连功耗、电压转换功耗和总功耗等方面均有较大优化.     

基于相关系数-海森矩阵的漏功耗分析

随着超大规模集成电路设计复杂度日益增加,工艺参数变动对电路性能（如速度和功耗）的影响越来越大．文中建立了一个层次化电路时延和漏功耗分析模型;将海森矩阵的概念引人到二次模型中,并建立改进的二次模型;将电路的时延和漏功耗的对数统一用改进的二次模型拟合;将该模型应用于层次化电路时延和漏功耗分析．提出一种新颖的基于相关系数-海森矩阵的面向性能的参数约简方法,减小了计算规模,既考虑了工艺参数之间的依赖关系,又考虑到它们与高层次之间的关系,从而提高了性能预算的精确度．实验结果表明了该方法的有效性和精确性．     

一种新颖的全方位多扫描设计的测试压缩方法

提出了一种基于展开宽度可调的解压缩技术和X-压缩的多扫描电路的测试压缩方法。采用可变宽度的扫描链解压缩方法，对测试输入进行解压缩，且对于测试响应，结合了X-压缩的优点，测试响应整合器最小化故障被屏蔽的概率，扫描链的结构采取广播扫描模式。在此基础上对其改进，使其可同时处理取值相反的触发器。两种工作模式（串行模式和并行模式）可进一步处理剩余的紧凑的触发器值。提出的测试压缩算法的优点是：可节省测试设备的存储需求，减少测试输入输出引脚数和测试通道数，降低测试应用时间，从而全面提高测试激励数据和测试响应数据的压缩率。实验结果证明了该算法与以往算法相比较的优势。     

A new model for verification

Formal verification is playing a significant role in IC design.However,the common models for verification either have their complexity problems or have applicable limitations.In order to overcome the deficiencies,a novel model-WGL(Weighted Generalized List)is proposed,which is based on the general-list decomposition of polynomials,with three different weights and manipulation rules introduced to effect node sharing and the canonicity.Timing parameters and operations on them are also considered.Examples show the word-level WGL is the only model to linearly represent the common word-level functions and the bit-level WGL is especially suitable for arithmetic intensive circuits.The model is proved to be a uniform and efficient model for both bit-level and word-level functions.Then based on the WGL model,a backward-construction verification approach is proposed,which reduces time and space complexity for multipliers to polynomial complexity(time complexity is less than O(n3.6)and space complexity is less than O(n1.5))without hierarchical partitioning.Both the model and the verification method show their theoretical and applicable significance in IC design.     

VLSI电路中时序特性分析改进方法

针对VLSI电路规模增大引起的时序特性确定方法精确度低的问题,研究了一种将局部伪路径和全局伪路径的概念引入到改进层次电路时钟模型准确性的新的时序特性分析方法。实验证明,对于规模为几千个逻辑门的基准电路,应用本文方法可以产生具有十分精确的路径延迟的时钟模型,保证了在不采取复杂空间搜索实现电路功能的情况下能得出正确的计算结果,并且除去大多数由于层次设计中模块间连接而产生的伪路径,为得到精确的电路时延提供了依据。