一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术，将SOC芯片中多个芯核的测试数据整体优化压缩和生成，并且能够实现多个芯核的并行测试，具有很高的压缩率，平均压缩率在94％以上；且结构简单、解压方便、硬件开销低，实验证明是一种非常好的SOC芯片的BIST方案。     

一种低功耗SoC芯片的综合BIST方案

提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用，使得测试时测试向量的输入跳变显著降低，从而大幅度降低芯片的测试功耗。测试实验表明，该方案既能减少测试应用时间，又能够有效地降低芯片测试功耗，平均输入跳变仅为类似方案的2.7%。     

选择序列的并行折叠计数器

为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上,通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明,该方案的平均测试数据压缩率为94.48%,平均测试应用时间为类似方案的15.31%。     

系统芯片SOC的BIST测试研究

针对系统芯片SOC测试出现的难题,介绍了几种目前国际上研究较热的内建自测试BIST(Built InSelf Testing)方法,分析了这几种方法的优缺点,并对其作出探讨,最后,展望了系统芯片SOC的BIST发展。     

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案。它是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过选定的存储折叠距离来控制确定的测试模式生成，使得产生的测试模式集与原测试集相等．既解决了测试集的压缩，又克服了不同种子所生成的测试模式之间的重叠、冗余．实验结果证明，建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间，平均测试应用时间仅仅是类似方案的4％．     

基于折叠技术和统计码优化的BIST方案

提出了一种综合测试数据压缩方案。它是在折叠压缩的基础上,利用统计码进行优化,二次压缩测试数据,给出了解压逻辑结构和状态转换图。实验结果证明该方案具有较高的压缩率,其平均压缩率在86.5%以上,明显优于近年来国内外同类方案。该方案原理简单,解压结构易于实现,是一种较为实用的BIST方案。     

65nm CMOS工艺的低功耗加固12T存储单元设计

随着CMOS工艺尺寸的不断缩减,存储单元对高能辐射粒子变得更加敏感,由此产生的软错误和因电荷共享导致的双节点翻转急剧增多.为了提高存储单元的可靠性,提出一种由4个PMOS晶体管和8个NMOS晶体管组成的抗辐射加固12T存储单元,并由NMOS晶体管中的N_1和N_2以及N_3和N_4构成了堆叠结构来降低存储单元的功耗;其基于物理翻转机制避免了存储节点产生负向的瞬态脉冲,在存储节点之间引入的负反馈机制,有效地阻碍了存储单元的翻转.大量的HSPICE仿真结果表明,所提出的存储单元不仅能够完全容忍敏感节点的翻转,还能够部分容忍电荷共享引起的敏感节点对翻转;与已有的存储单元相比,所提出的存储单元的功耗、面积开销、读/写时间平均减小了18.28%, 13.18%, 5.76%和22.68%,并且噪声容限的值较大;结果表明该存储单元在面积开销、存取时间、功耗和稳定性方面取得了很好的折中.     

一种基于程序切片技术的软件测试方法

1 引言软件测试是人们发现、纠正、预防软件错误以及完善软件功能的重要手段。软件测试的目的就是为了发现程序中的错误。对于传统程序设计语言书写的软件,软件测试人员普遍接受三个级别的测试:单元测试、集成测试和系统测试。无论在哪个级别上进行测试,其测试过程均为输入测试数据、处理和验证输出结果三个步骤。目前面向对象软件开发技术发展迅速,但面向对象软件测试技术的研究还相对薄弱。例如,对面向对象的程序测试应当分为多少级尚未达成共识。基于结构的传统集成策略并不适于面向对象的程序。这是因为面向对象的程序的执行实际上是执行一个由消息连接起来的方法序列,而这个方法序列往往是由外部事件驱动的,在面向对象语言中,虽然信息隐藏和封装使得类具有较好的独立性,有利于提高软件的易测试性和保证软件的质量,但是,这些机制与继承机制和     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

基于毛刺阻塞原理的低功耗双边沿触发器

当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器。在该双边沿触发器中,采用了钟控CMOS技术C单元。一方面,C单元能有效阻塞输入信号存在的毛刺,防止触发器锁存错误的逻辑值。另一方面,钟控CMOS技术可以降低晶体管的充放电频率,进而降低电路功耗。相比其他现有双边沿触发器,该双边沿触发器在时钟边沿只翻转一次,大幅度减少了毛刺引起的节点冗余跳变,有效降低了功耗。与其他5种双边沿触发器相比,该双边沿触发器的总功耗平均降低了40.87%~72.60%,在有毛刺的情况下,总功耗平均降低了70.10%~70.29%,仅增加22.95%的平均面积开销和5.97%~6.81%的平均延迟开销。