基于FPGA的高速时间交替采样系统

提出了一种高速高精度数据采集系统的设计。ADC高速采样基于时间交替采样结构实现,以FPGA为逻辑控制芯片,DSP为误差矫正算法处理中心。在对系统总体设计各模块进行介绍的基础上,重点分析了系统存在的偏移误差、时延误差和增益误差,并描述了一种误差矫正方法。通过实验测试,结果表明该设计能够实现1 GS/s的高速采样,并能完成明显的误差矫正。     

非均匀采样信号重构算法

并行交替技术可以极大地提高ADC系统的采样率,但是采样时间偏差造成的周期性非均匀采样严重地降低了系统的性能,消除非均匀采样的影响,对并行交替式ADC系统发展具有积极的推动作用.本文采用频谱分析方法,研究了非理想测试信号对时间偏差估计的影响,提出了一种新的时间偏差估计算法,通过计算机仿真数据验证了算法的有效性.研究了一种基于系统输出序列频谱的滤波重构算法,通过原型电路的实际数据,证明该算法可以有效地重构非均匀采样信号,为该算法的应用提供了理论基础.     

一种新的并行交替采样系统误差估计方法

并行交替采样系统的性能依赖于各通道的精确配合,相对于传统单通道采样系统,其面临更多的系统误差源.未补偿的失配误差将导致采样波形非线性失真、输出信噪比降低以及无伪峰动态范围损失等.本文提出了一种新的并行交替采样系统误差校正方法,在频域利用相邻频率点输出矢量对应信号子空间的旋转关系和正交投影矩阵的唯一性,实现增益误差以及时基误差的精确估计.该方法无需迭代,估计精度较高,对噪声以及偏置误差稳健,并且可以同时完成信号重构.仿真数据的处理结果验证了本文方法的有效性.     

基于最小二乘的TIADC通道失配估计

针对时间交替(ADC)系统通道增益、直流偏移及时钟延迟失配的估计问题,提出一种基于最小二乘的通道失配估计方法.该方法不需要额外硬件电路,消除了对通道数量的限制.最后,通过蒙特卡罗仿真比较了所提出的方法获得的通道失配方差与Cramer-Rao下界(CRLB),并对实际400 Msps/12bit高速数字化仪通道失配进行了测量.仿真与实验表明,该方法精确度高,精确度受通道量化误差、杂散及谐波失真影响较小,并且能够有效获得实际系统的通道失配.     

一种新型两通道时间交织高阶ΣΔ调制器

为了减小两通道时间交织ΣΔ调制器中系数失配引起的折叠噪声以及降低调制器实现电路的复杂程度,提出了一种新的两通道时间交织高阶ΣΔ调制器．在传统调制器的噪声传递函数(NTF)中增加一个z为-1的零点,减小了NTF在高频处的幅值,从而减小了折叠到信号带宽内的噪声．以一个传统单通道单环4阶4位前馈分布型ΣΔ调制器结构为原型,运用块数字滤波器基本原理以及时域等效的方法,得到了其两通道时间交织结构的实现电路．该调制器电路前3级的两个通道能够共享运算放大器,减小了有源元器件的数目．对包含了系数失配的调制器进行了建模和仿真,仿真结果表明,该两通道时间交织高阶调制器能够有效地抑制折叠噪声,提高了调制器的性能．     

多通道逐次逼近型10 bit 40 Ms/s模数转换器的设计

设计了一个多通道逐次逼近型结构的10 bit 40 Ms/s模数转换器(ADC).由于采用时间交叉存取技术,提高了整个芯片的转换速度,同时通过运用比较器自校准和电容自校准结构,提高了整个电路的转换精度.本芯片采用Chart 0.25μm2.5 V工艺,版图面积为1.4 mm× 1.3 mm.40 MHz工作时,平均功耗为33.68 mW.输入频率19.9 MHz时,信号噪声失真比(SINAD)为59.653 3 dB,无杂散动态范围(SFDR)为74.864 6 dB.     

频域稀疏信号可压缩采样方法

针对宽带频域稀疏信号采样时数据量大、不利于存储和传输问题,结合压缩感知和时间交替采样技术提出一种可压缩的采样方法．基于压缩感知原理提出了由多个并行同步压缩器组成的数据压缩电路,在时间交替采样的基础上,利用压缩电路将多路采样数据流在随机序列所张成的空间中进行投影,实现对数据流的不失真压缩．数值实验结果表明,所提出的采样方法,可以对宽带频域稀疏信号进行低速率采样,从压缩的低速采样值中能够以高概率不失真地恢复出原信号,有效缓解了存储和传输的压力．     

一种双采样1.2V 7位125MS/s流水线ADC的设计

为了满足片上系统对模数转换器的低功耗和高性能的要求,设计并实现了一种1.2V7位125MS/s双采样流水线模数转换器.该模数转换器采用了一种新的运算放大器共享技术以及相应的时序关系,从而消除了采样时序失配问题,并减小了整个模数转换器的功耗和面积.该模数转换器采用0.13μm CMOS工艺实现,测试结果表明,该模数转换器的最大信噪失真比为43.38dB,有效位数为6.8位.在电源电压为1.2V、采样速率为125MS/s时,该模数转换器的功耗仅为10.8mW.     

A 4-GS/s 8-bit two-channel time-interleaved folding and interpolating ADC

Ultra high speed and moderate resolution ADCs with low latency are demanded in many applications.A 4-GS/s 8-bit ADC is implemented in the 0.35μm SiGe BiCMOS technology.It is based on the two-channel time-interleaved architecture and each sub-ADC employs the two-stage cascaded folding and interpolating topology which guarantees the low-latency property.Calibration circuits are introduced to compensate for the mismatch between the two sub-ADCs.The whole chip area is about 4.0×4.0(mm2).The ADC exhibits DNL of 0.26/0.34 LSB and INL of 0.96/0.92 LSB.The ENOB is 7.1 bits and the SFDR is about 56 dB at10.1 MHz input.The SNDR is above 42 dB over the first and the second Nyquist zone.The SFDR is above45 dB over the first Nyquist zone and the second Nyquist zone.The ERBW is about 1.4 GHz.     

一种新型两通道时间交织高阶∑△调制器

为了减小两通道时间交织∑△调制器中系数失配引起的折叠噪声以及降低调制器实现电路的复杂程度,提出了一种新的两通道时间交织高阶∑△调制器.在传统调制器的噪声传递函数(NTF)中增加一个z为-1的零点,减小了NTF在高频处的幅值,从而减小了折叠到信号带宽内的噪声.以一个传统单通道单环4阶4位前馈分布型∑△调制器结构为原型,运用块数字滤波器基本原理以及时域等效的方法,得到了其两通道时间交织结构的实现电路.该调制嚣电路前3级的两个通道能够共享运算放大器,减小了有源元器件的数目.对包含了系数失配的调制器进行了建模和仿真,仿真结果表明,该两通道时间交织高阶调制器能够有效地抑制折叠噪声,提高了调制器的性能.