12位200MHz电流舵DAC的设计

本文基于SMIC 0.18μm工艺,设计了一个电源电压为3.3V,满偏电流为20m A,二进制码和温度计码分段译码方式的12位200MHz电流舵型数模转换器（DAC）。在此电路中设计了高频下具有高输出阻抗的PMOS共源共栅电流源,从而保证了电路具有良好的SFDR。高位电流源版图采用了Q2 Random Walk布局方式来尽量减少因版图布局引起的误差。在信号频率0.999876 MHz,采样频率200 MHz情况下SFDR仿真结果超过77d B。     

模数转换系统无杂散动态范围的测量技巧

SFDR是评估ADC模数转换系统的重要指标,往往决定了数据采集和信号处理系统的整体性能,但在实际工程中很难得到准确的测量结果。其原因有对概念的理解问题、测试条件问题、算法问题以及测试技巧问题。总结了多年工程实践的经验,从多个方面分析了影响SFDR准确测量的因素,提出了解决的办法和技巧。根据提示,基本可以测量出满意的ADC模数转换系统的SFDR指标。     

基于FPGA的两种DDS实现

阐述了两种DDS的原理,频率合成方式（DDFS）和直读方式（DDWS）,给出了FPGA实现方式,分析了DDS的几个关键的技术指标,并通过Matlab仿真。频率合成方式是比较常用的DDS产生方式,对它做了详细的原理性介绍和实现说明,重点通过仿真详细对比了两种实现方式在性能指标上的优劣,为后人的选择提供技术参考。     

一种带电流源校准的16bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。     

基于Simulink的数控振荡器性能仿真研究

在FPGA中用查找表技术实现数控振荡器是软件无线电研究的重要内容。累加器步长、累加器控制字等参数决定NCOs的性能,频谱纯度是衡量NCOs的关键指标。借助Simulink仿真平台分析得出相位截断对频谱纯度的影响远大于幅度值的量化。提出相位加抖技术及三种实现提高无杂散动态范围的方法。由仿真分析看出,通过恰当的相位加抖可以极大地提高SFDR。     

An 8-bit low power DAC with re-used distributed binary cells architecture for reconfigurable transmitters

In this work an 8-bit DAC is presented which uses a new segmented architecture, where distributed binary cells are re-used in thermometric manner to realize the MSB unit cells. The DAC has been fabricated in 0.18 μm five-metal CMOS n-well process to be embedded in multi-standard reconfigurable wireless transmitters for low-speed applications. The proposed architecture has an inherent ability to reduce midcode glitch like the unary architecture, and the simulated midcode glitch is only 0.01 pV s. Simulation results show that the proposed DAC performs with an integral nonlinearity (INL) of 0.33 LSB and a differential nonlinearity (DNL) of 0.14 LSB. The DAC can achieve a maximum measured SFDR of 65.19 dB for 97.50 kHz signal at a sampling rate of 100 MSPS, without using any calibration or dynamic element matching (DEM) technique. For 1.07 MHz signal the measured SFDR is 56.84 dB at 100 MSPS sampling rate. At 50 MSPS sampling frequency and 146 kHz signal the SFDR of the DAC is 65.90 dB. The measured SFDR at 538 kHz signal is 63.62 dB for a sampling rate of 50 MSPS. Measured third order intermodulation distortion of the DAC is 58.55 dB, for a dual tone test with 1.03 MHz and 1.51 MHz signals at 50 MSPS sampling rate. Low power is also an important aspect in portable wireless devices. For 10.06 MHz signal and 100 MSPS sampling frequency, the power dissipation of the DAC is 20.74 mW with 1.8 V supply.     

一种用于高精度模数转换器的数字校正算法

本文基于14bi t的ADC设计,提出了一种冗余位为2bi t的算法,相比于传统的方法,它提高了输入动态范围,大大降低了对比较器的要求,从而有效的解决了因为比较器的偏差带来的SFDR的下降。对采用本文算法设计的ADC电路进行了仿真,有效位数达到了13.7bi t,并且具有较低的功耗。     

一种提高数模混合信号测试精度的算法

文中论述了一种提高数模混合信号测试（基于DSP信号处理）精度的算法（以下称旋转数据算法）,旋转数据算法是针对数模混合信号测试中异步采样的不连续性导致的频谱泄漏问题,而提出的消除频谱泄漏的算法。旋转数据算法的主要思想是：把数模混合电路的测试信号等效地看成由一个旋转向量在X轴上投影产生,当采样不连续时,采样数据经FFT变换...     

数字接收机模拟信道和ADC的匹配设计

灵敏度和动态范围是数字接收机的2个重要性能。从这2项性能的定义出发,分别阐述了接收机设计中提高灵敏度和动态范围的措施,但二者相互矛盾。因此,结合灵敏度和动态范围的计算公式对数字接收机模拟信道和ADC的匹配设计进行了理论分析和计算,通过一具体接收机设计实例得出一组计算结果,并对计算结果进行了必要地说明。为接收机设计人员在接收机设计和指标分配时提供了一定的设计依据。