快速收敛的EG-LDPC译码算法设计实现

欧式几何构造的LDPC码属于不可分层的LDPC码,无法采用TDMP算法译码结构,针对该问题设计实现了一种新型分层译码器。在Xilinx V5 FPGA上实现了码长为1023、码率为0.781 EG-LDPC 码的译码器设计。仿真验证表明：理论上该方法与优化的规范化最小和译码算法相比,迭代次数减少一倍,存储资源消耗得到降低,而误码性能几乎相同。FPGA实现上,译码输出与MATLAB定点仿真给出的结果相同,误码性能由于量化和限幅处理与理论值相比约有0.3dB的损失。在时钟频率为50MHz串行处理各分层时,吞吐量为49.7Mbps。     

符合CMMB标准的LDPC解码器设计

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在Altera的StratixlI-EP2S180F1020C3型FPGA上实现了这种结构.该设计合理利用了LDPC校验矩阵的规律,使用了一种适当的存储器调用的控制策略.在几乎不增加硬件资源的情况下,实现了两种码率的复用.     

基于非均匀感知策略的MLC闪存系统

面向多级单元（Multi-Level Cell,MLC）的LDPC码的最小和（Min-Sum,MS）译码算法译码性能取决于码字中每个比特对应的对数似然比（Log-Likelihood Ratio,LLR）的准确度,然而基于均匀感知策略的MLC电压读取方法需要提高感知精度才能获取精度高的LLR值,这将增加MLC闪存单元的读取时间. 针对这种情况,本文提出一种基于非均匀感知策略的MLC闪存MS译码算法,该算法对MLC闪存阈值电压的感知采用非均匀的感知策略. 在相同的感知精度下,相比于均匀感知策略,非均匀感知策略能够提高LLR的准确度,获得更低的原始比特错误率. 仿真结果表明,在MLC闪存信道条件下,该算法既可保证MLC闪存单元可靠性,而且保持较快的读取速度,从而实现了译码速度和译码性能间的良好折衷.     

国数字地面电视标准中LDPC码的半并行译码结构设计*

中国数字地面电视广播标准采用准循环低密度校验码（QC-LDPC）作为其信道编码的内码。根据该类LDPC码的准循环特性,提出了一种基于后验概率的简化最小和算法及其对应的半并行译码结构。其可实现在同一接收机中尽量复用硬件资源并减少消耗情况下LDPC码的多码率译码。最后,使用可编程门阵列实现了此结构并验证了其性能,实验表明,该方法比传统的最小和算法性能略有降低,但可节约大量存储器资源。     

基于电力线通信的LDPC码分层译码算法研究

针对电力线信道多径延迟效应和脉冲噪声影响问题,建立了基于电力线的LDPC-OFDM系统模型.并基于该模型,对低密度奇偶校验码(LDPC)的译码算法进行深入研究.基于最小和置信传播(Belief Propagation,BP)译码算法原理,改进分层和积译码算法,提出一种基于修正因子的分层最小和对数似然比译码算法.仿真结果表明,该算法译码复杂度低,迭代收敛速度快,能够有效降低电力线LDPC-OFDM系统的误码率(BER),提高传输效率.     

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现.仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量.     

改进的LDPC译码算法研究

基于LDPC码的BP译码简化算法,结合RMP调度和Offset最小和算法,提出了一种改进的LDPC译码算法。在相同的前提下,改进的译码算法在计算复杂度方面,与Offset最小和算法相比,改善了算法的收敛特性;采用优化的存储方式,降低了存储需求,适合硬件实现。仿真结果表明,改进的译码算法降低了平均迭代次数,减少了量化实现占用的存储单元。     

一种改进的LDPC码低复杂度最小和算法

研究了低密度奇偶校验(Low-Density Parity-Check,LDPC)码的单最小值最小和(Single-Minimum Min-Sum,SMMS)算法,为了提高译码性能,在此基础上提出一种信道自适应可配置LDPC码最小和译码(Adaptive Configurable Min-Sum,ACMS)算法。ACMS算法在BP译码时的横向消息迭代更新过程中,LLR次小值用一个基于迭代次数的估算参数与最小值相加来取代,同时根据每次判决时的错误比特个数对不同信噪比下的估算参数进行动态修正。仿真结果表明,ACMS算法整体上提高了译码性能而仅增加少量复杂度。     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。     

Real-Time Implementation for Reduced-Complexity LDPC Decoder in Satellite Communication

In this paper,it has proposed a realtime implementation of low-density paritycheck（LDPC） decoder with less complexity used for satellite communication on FPGA platform.By adopting a（2048.4096）irregular quasi-cyclic（QC） LDPC code,the proposed partly parallel decoding structure balances the complexity between the check node unit（CNU） and the variable node unit（VNU） based on min-sum（MS） algorithm,thereby achieving less Slice resources and superior clock performance.Moreover,as a lookup table（LUT） is utilized in this paper to search the node message stored in timeshare memory unit,it is simple to reuse and save large amount of storage resources.The implementation results on Xilinx FPGA chip illustrate that,compared with conventional structure,the proposed scheme can achieve at last 28.6%and 8%cost reduction in RAM and Slice respectively.The clock frequency is also increased to 280 MHz without decoding performance deterioration and convergence speed reduction.