使用FPGA与SDRAM实现液晶显示控制模块的浅析

针对液晶显示控制板上存储器(SRAM)存储量小和频率低的情况,提出了基于DDR sdram作为显示存储器的LCD显示控制器的设计。使用了灵活性与可靠性高的现场可编程门阵列(FPGA)来实现各模块的逻辑功能,分析了实现LCD显示屏控制模块的方案。     

多标准视频硬件解码器的存储器地址映射方法

提出了一种支持多标准视频的存储器地址映射方法,用一个简洁的公式把视频图像映射到DDR SDRAM的存储空间.该方法兼顾运动补偿模块、去块效应滤波模块(或重建模块)和显示模块的不同需求特点,通过充分减少DDR SDRAM非读写命令的额外延时,达到较高的存储器接口效率.     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

基于MPEG-2 TS流的数字视频信号可变延时器

本文设计了一种新的基于MPEG-2 TS流语法语义的数字视颇信号可变延时器。     

基于FPGA控制的IDE磁盘阵列设计

设计了一种基于FPGA控制的高速数据存储系统。该系统采用FPGA实现了对四个符合ATA-6规范的、RAID0配置的IDE磁盘阵列的管理,并配合四个SDRAM实现对数据的高速稳定存储。该磁盘阵列同时挂四个IDE硬盘,平均数据流达到200MB/s,峰值传输速率达到800MB/s,也可以扩展更多硬盘,构成大容量的磁盘阵列。     

基于FPGA的一种存储器字节访问方法

计算机系统普遍采用较宽的存储器总线结构以提高吞吐率,这导致了以字节为基本单位读写数据的不便。通过对主流SDRAM存储器的访问机制的分析,为SDRAM存储控制器设计了一种数据自动对齐方案,该方案能够根据输入的字节地址和数据自动产生所需的存储器控制信号,并将数据对齐到正确的字节位置。详细阐述了生成地址、字节控制信号以及进行字节对齐的原理与方法,并在FPGA芯片上实现。与基于Cache以及基于两次存储器读写操作的方案相比较,新方案占用硬件资源更少,存储器带宽利用率更高。     

SOPC外扩SDRAM的设计要点分析

针对SDRAM正常工作所需要的条件较为严格,介绍将SDRAM接入SOPC的设计方法及要点。重点介绍在PCB设计阶段所要注意要点,以及根据不同的FPGA和SDRAM来选择时钟频率,最后详细介绍如何计算锁相环的相移,使得输出的SDRAM时钟和控制器时钟同步以确保SDRAM正常工作。     

LPC2220外部扩展存储器的设计

本文介绍了LPC2220外部扩展存储器的设计方法,以FLASH存储器(SST39VF160)和SRAM存储器(IS61LV25616AL)为实例,给出具体应用电路,以及EMC内部寄存器的配置和初始化程序源代码.     

高速SDRAM控制器的嵌入式设计

为适应高数据吞吐速率的应用场合,在分析同步动态随机存储器(SDRAM)控制器工作原理的基础上,研究支持高数据处理效率可连续读写操作的存储控制算法。利用现场可编程门阵列设计SDRAM嵌入式存储控制器,采用CMD命令形式,根据猝发长度分配连续读写延时,通过数据通道控制与读写操作协同工作提高数据处理效率。测试结果表明,该控制器运行频率高于100 MHz,数据处理效率大于95%,适用于视频采集数据缓存及大型LED显示控制中。     

M1A3P1000的多功能开发平台设计

设计一款基于ActelFPGA的多功能开发平台,选用内嵌Cortex—M1内核的M1A3P1000,平台具有丰富的存储资源和扩展接口,支持400MHzRF、蓝牙、GPS、温度传感器、陀螺仪、加速器等多项开发。论文主要讲述了FPGA主板、GPS扩展子板的电路设计及PCB设计、通用SoC的搭建,然后设计了基于Cortex-M1内核的SDRAM控制器,并通过仿真实现了平台的协同验证。该平台功能强大,适于开发基于ActelFPGA的PMP、汽车电子或工业控制等。