基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.     

QMC7983AMR三轴磁传感器

矽睿科技股份有限公司矽睿科技正式发布超小尺寸的AMR三轴磁传感器QMC7983。该款新品是矽睿继2013年9月推出磁传感器QMC6983后的新一代技术革新产品。QMC7983是基于AMR技术创新性的将三轴磁感应器件与传感器信号处理的ASIC集成在同一芯片上,实现的全球第一款AMR与ASIC集成的三轴单芯片磁传感器。通过该项技术创新,QMC7983相对于上一代     

采用动态邻域扩展算法的非一致CA低功耗确定TPG

针对确定内建自测试向量发生器设计中常存在着对冗余向量依赖,导致测试应用时间增长,并产生额外的测试功耗等问题,提出一种新的低功耗确定测试向量发生器的综合算法.该向量发生器采用非一致细胞自动机的结构实现,利用基于模拟退火的动态邻域扩展算法寻找优化的细胞自动机的拓扑连接关系.对标准组合电路仿真实验的结果表明,所综合出的向量发生器可有效地产生给定的低功耗确定向量集,并且不影响原有的故障覆盖率和测试时间.     

基于确定性测试图形的BIST构建方法

为降低内建自测试(Build-in Self Test,BIST)的测试功耗,提出了一种基于确定性测试图形的内建自测试构建方法:首先采用D算法生成测试所需的测试图形,然后使用粒子群算法对其进行优化,使内建自测试的功耗大幅度降低;文中最后以ISCAS'85Benchmark中的部分电路作为实验对象,并给出了测试图形优化前后的功耗数;实验结果证明该方法能够有效降低内建自测试的测试功耗,并且具有方法简单、无需额外硬件开销的特点.     

基于树形解压缩器的低测试数据量方法

提出一种由异或门按照完全二叉树形状排列而成的树形向量解压缩器。该解压缩器的少数输出端需要由大部分的输入端来确定,而且该结构对其输出值的确定关系类似于扫描链中确定位的分布概率,可有效降低测试数据量。实验结果表明,对于ISCAS’89基准电路,该结构最高将测试数据量压缩了77倍。     

一种兼容IEEE1149.1接口的模拟电压监测器的应用

针对模拟电压监测的技术现状,提出以支持IEEE1149.1接口标准的模拟电压监测器进行电压监测电路设计;简要介绍了模拟电压监测器的基本结构、操作原理和应用方式;通过实际电压电路可测性设计方案的制定分析、实验和测试,说明了该电压监测器的优势和特点;同时,文中提出应用FPGA作为内建自测试(BIST)控制器执行监测操作,是边界扫描技术与BIST技术结合应用的一次创新;最后的应用结果表明,该监测器的使用为电路设计人员的可测性设计提供了一种新思路和参考方法.     

基于嵌入式处理器核的软件自测试方法

与集成电路(ASIC)性能日益强大、制造成本日益低廉相反,测试成本在不断增加,传统的测试技术已经不能满足高速、多时钟SOC芯片的测试要求,开发新的测试技术、降低测试成本已经成为必然。提出了一种软件自测试方法,它利用被测芯片的处理器核资源,通过执行测试程序来完成芯片的自我诊断。该方法可以实现芯片全速(At-Speed)测试,有效降低对高速、昂贵测试资源的依赖,可广泛应用于故障定位精度要求不高的测试过程中。最后,使用该自测试方法,在低成本测试机上实现了一款高性能音频SOC芯片测试。     

逻辑内建自测试高故障覆盖率设计

基于扫描的可测性设计技术需要大量空间存储测试矢量,并且难以实现全速测试,随着芯片规模越来越大,频率越来越高,其测试成本也将越来越高,逻辑内建自测试(Logic Built-In-Self-Test,LBIST)技术以其简单的硬件实现和较小的设计开销开始被业界广泛使用,但该技术也存在覆盖率较低的问题,主要原因在于:一是线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的伪随机矢量的空间相关性;二是电路结构上对伪随机矢量的抵抗性;针对这两种原因给出了一些改善的方法,从而达到提高故障覆盖率的目的,为实际设计提供借鉴。     

内建自测试中多输入特征寄存器的硬件开销的减少

在内建自测试中,针对随机向量测试,本文提出了一种通过输出信号分组压缩来减少多输入特征寄存器MISR的硬件开销的方法。该方法是在分析输出信号之间相关性的基础上,根据给定的MISR阶数构造具有最小相关度的输出信号集合组,以此来减少输出信号分组压缩时的故障覆盖率损失。该方法不需附加任何辅助电路。     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。