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| DDR源同步接口的设计与时序约束方法 | |
| 引用本文： | 张华高,陈岚. DDR源同步接口的设计与时序约束方法[J]. 计算机工程与设计, 2008, 29(7): 1600-1603 |
| 作者姓名： | 张华高 陈岚 |
| 作者单位： | 1. 中国科学院计算技术研究所计算机系统结构重点实验室,北京,100080;中国科学院研究生院,北京,100049 2. 中国科学院微电子研究所,北京,100029 |
| 基金项目： | 国家高技术研究发展计划(863计划) |
| 摘 要： | 在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍.由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点.结合曙光5000ASIC中的chipsct芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明. |
| 关 键 词： | DDR接口 源同步 静态时序分析 时序约束 数字集成电路 |
| 文章编号： | 1000-7024(2008)07-1600-03 |
| 修稿时间： | 2007-04-20 |
Design and constraint method of DDR source synchronous interface |
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| ZHANG Hua-gao,CHEN Lan. Design and constraint method of DDR source synchronous interface[J]. Computer Engineering and Design, 2008, 29(7): 1600-1603 | |
| Authors: | ZHANG Hua-gao CHEN Lan |
| Affiliation: | ZHANG Hua-gao1,2,CHEN Lan3(1.Key Laboratory of Computer System , Architecture,Institute of Computing Technology,Chinese Academy of Sciences,Beijing 100080,China,2.Graduate University,Beijing 100049,3.Institute of Microelectronics,Beijing 100029,China) |
| Abstract: | In the design of high speed I/O interface,the use of DDR(double data rate) source synchronous interface is more and more popular.With the same clock frequency,DDR interface can give double data bandwidth than SDR(single data rate) interface.Because of the complexity of the DDR interface timing,it is hard to give a proper constraint for the interface in STA(static timing analysis).The design of DDR interface is introduced in the chipset for DAWNING5000,the STA tool PrimeTime(SYNOPSYS) is used,how to constrai... |
| Keywords: | DDR interface source synchronous static timing analysis(STA) timing constraint ASIC |
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