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| 容错处理器阵列的并行重构及VHDL实现 | |
| 引用本文： | 周美婷,武继刚,姜桂圆.容错处理器阵列的并行重构及VHDL实现[J].小型微型计算机系统,2015(2):375-380. |
| 作者姓名： | 周美婷 武继刚 姜桂圆 |
| 作者单位： | 天津工业大学计算机科学与软件学院;天津大学计算机科学与技术学院 |
| 基金项目： | 国家自然科学基金项目(61173032,61070136)资助 |
| 摘 要： | 网格连接的处理器阵列是一种应用广泛的高性能体系结构,而容错处理器阵列的重构技术是近年来的研究热点之一.现有的研究多数集中在串行重构算法上,忽视了该结构重构时内在的可并行性.本文根据阵列结构的特点设计了一种基于VHDL语言的重构算法,该算法从第一行的各个无故障处理器单元同时向下选路,具有潜在的并行性,.实验结果表明,与现有的串行算法相比,本文提出的并行算法同样能够生成最大规模的目标阵列并且当物理阵列大小为48×48,本文提出的并行算法加速重构将近20倍. |
| 关 键 词： | 处理器阵列 重构 容错 并行算法 VHDL |
| 本文献已被 CNKI 等数据库收录！ | |