一种基于DDS的四阶锁相环设计

基于高分辨率DDS设计出一种超窄带高阶锁相环。该四阶锁相环由数字低噪声鉴频鉴相器、三阶二类环路滤波器、椭圆低通滤波器、14比特高分辨率DDS和1GHz超低相噪VCO构成。锁相环采用CPU控制补偿的方法以获取更快的锁定时间、更低的输出参考相位噪声和更大的相位裕度。电路可用于高精度时钟参考和基带时钟恢复等复杂系统中。