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| 一种高效结构的多输入浮点加法器在FPGA上的实现 | |
| 作者姓名： | 杜勇 陈健 朱亮 韩方景 |
| 作者单位： | 国防科技大学电子科学与工程学院,湖南,长沙,410073;国防科技信息中心,北京,100036 |
| 摘 要： | 传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试 试数据。 |
| 关 键 词： | 浮点加法器 多输入 FPGA 高效算法 |
| 文章编号： | 1007-130X(2006)01-0110-02 |
| 修稿时间： | 2004-12-01 |
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