基于FPGA的DDR SDRAM测试平台设计 |
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引用本文: | 谢树平,毛源豪.基于FPGA的DDR SDRAM测试平台设计[J].计算机测量与控制,2023,31(10):67-75. |
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作者姓名: | 谢树平 毛源豪 |
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作者单位: | 湖南艾科诺维科技有限公司, |
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摘 要: | DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。
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关 键 词: | DDR SDRAM FPGA Tcl脚本 测试平台 PyQt5 |
收稿时间: | 2023/3/6 0:00:00 |
修稿时间: | 2023/4/12 0:00:00 |
Design of DDR SDRAM Test Platform based on FPGA |
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Keywords: | |
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