一种65nm CMOS工艺的6-bit时间交替ADC设计

描述了一种改进计时的基于65nm CMOS工艺的6位流水线模数转换器（ADC）实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找 (PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3 GS/s,其功率损耗为4.1 mW。ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比（SNDR）分别为44.1和31.2 dB。与类似高速ADC相比,该设计将PLBS架构的速度提高了60%,同时也提高了ADC的功率效率。模数转换器原型核心电路面积为250 × 120 μm2。