| AVS视频解码器的一种结构设计与硬件实现 |
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| 引用本文： | 胡倩,张珂,虞露.AVS视频解码器的一种结构设计与硬件实现[J].浙江大学学报(自然科学版 ),2006,40(12):2139-2143. |
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| 作者姓名： | 胡倩 张珂 虞露 |
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| 作者单位： | 胡倩，张珂，虞露（浙江大学 信息与电子工程学系，浙江 杭州 310027） |
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| 摘 要： | 为了推动音视频编码标准（AVS）解码芯片产业的发展，提出了一种针对AVS视频标准基准档次4.0级别解码器的超大规模集成电路（VLSI）实现结构.通过分析实现复杂度，阐述了AVS视频解码器的总体框架、主要模块的功能及结构.解码器采用块级流水结构， 主要模块之间实现并行处理.同时根据AVS算法特点，给出了变长解码模块、反整数余弦变换模块和环路滤波模块的硬件实现结构.解码器在现场可编程门阵列（FPGA）上实现，并给出了各模块的FPGA资源占用情况.实现结果表明，该 AVS视频解码器实现结构能在54 MHz时钟频率下完成对25帧/s、720×576、4∶2∶0格式AVS码流的实时解码.
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| 关 键 词： | AVS 视频解码器 硬件结构设计 FPGA |
| 文章编号： | 1008-973X（2006）12-2139-05 |
| 收稿时间： | 2005-10-17 |
| 修稿时间： | 2005年10月17 |
Decoder architecture and hardware implementation for AVS-video |
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| HU Qian,ZHANG Ke,YU Lu.Decoder architecture and hardware implementation for AVS-video[J].Journal of Zhejiang University(Engineering Science),2006,40(12):2139-2143. |
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| Authors: | HU Qian ZHANG Ke YU Lu |
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| Abstract: | |
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| Keywords: | AVS FPGA |
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