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| 基于FPGA的数字锁相环设计 | |
| 引用本文： | 贾志城. 基于FPGA的数字锁相环设计[J]. 中国建材科技, 2014, 0(1): 121-123 |
| 作者姓名： | 贾志城 |
| 作者单位： | 甘肃政法学院图书馆; |
| 摘 要： | 在介绍数字锁相环基本原理的基础上,给出了一种数字锁相环位同步提取电路设计方法,并通过设计仿真,验证了设计的正确性。 |
| 关 键 词： | 数字锁相环 FPGA 位同步 |
Design of DPLL Based on FPGA |
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| Abstract: | This paper introduces the design of DPLL clock recovery circuit, and gives a brief introduction to the principle of DPLL. Uses Verilog language to design the main modules of DPLL. Finally it gives the performance analyzing, and validate correctness of this design. |
| Keywords: | DPLL FPGA clock recovery |
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