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| ECO技术在SoC芯片设计中的应用 | |
| 引用本文： | 王巍,关保贞,余敏良.ECO技术在SoC芯片设计中的应用[J].中国集成电路,2012(7):34-37,44. |
| 作者姓名： | 王巍 关保贞 余敏良 |
| 作者单位： | 深圳集成电路设计产业化基地管理中心 |
| 基金项目： | 本项目受到国家科技重大专项--EDA工具应用示范平台建设（项目编号：2009ZX01035-001-007-2）项目支持 |
| 摘 要： | 在现阶段的SoC芯片设计中，有一半以上的芯片设计由于验证问题需要重新修改，这其中包括功能、时序以及串扰等问题。芯片设计的整个流程都要进行验证工作，工程改变命令（ECO，EngineeringChangeOrder）用于解决芯片设计后期发现的部分问题。本文重点分析了华大九天EDA工具TimingExplorer在解决时序以及串扰等问题上的部分ECO应用。 |
| 关 键 词： | ECO 时序 串扰 华大九天 TimingExplorer |
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