| 一种10位250 MS/s电荷域流水线ADC |
| |
| 引用本文： | 刘琦,李蕾蕾,魏敬和,苏小波,薛颜,陈珍海.一种10位250 MS/s电荷域流水线ADC[J].微电子学,2019,49(1):12-16. |
| |
| 作者姓名： | 刘琦 李蕾蕾 魏敬和 苏小波 薛颜 陈珍海 |
| |
| 作者单位： | 中国电子科技集团公司 第五十八研究所 江苏 无锡 214035;黄山学院 信息工程学院 安徽 黄山 245041,中国电子科技集团公司 第五十八研究所 江苏 无锡 214035,中国电子科技集团公司 第五十八研究所 江苏 无锡 214035,中国电子科技集团公司 第五十八研究所 江苏 无锡 214035,中国电子科技集团公司 第五十八研究所 江苏 无锡 214035,中国电子科技集团公司 第五十八研究所 江苏 无锡 214035;黄山学院 信息工程学院 安徽 黄山 245041 |
| |
| 基金项目： | 国家自然科学基金资助项目(61704161)；安徽高校自然科学研究资助项目(KJ2017A396,KJHS2016B03)；黄山市科技计划项目(2017KG-06) |
| |
| 摘 要： | 提出了一种高速、低功耗、小面积的10位 250 MS/s 模数转换器(ADC)。该ADC采用电荷域流水线结构,消除了高增益带宽积的跨导运算放大器,降低了ADC功耗。采用流水线逐级电荷缩减技术,降低了后级电路的电荷范围,减小了芯片面积。测试结果表明,在250 MS/s采样速率、9.9 MHz输入正弦信号的条件下,该ADC的无杂散动态范围(SFDR)为64.4 dB,信噪失真比(SNDR)为57.7 dB,功耗为45 mW。
|
| 关 键 词： | 电荷域 流水线 A/D转换器 |
| 收稿时间： | 2018/3/31 0:00:00 |
A 10 bit 250 MS/s Charge Domain Pipelined ADC |
| |
| LIU Qi,LI Leilei,WEI Jinghe,SU Xiaobo,XUE Yan and CHEN Zhenhai.A 10 bit 250 MS/s Charge Domain Pipelined ADC[J].Microelectronics,2019,49(1):12-16. |
| |
| Authors: | LIU Qi LI Leilei WEI Jinghe SU Xiaobo XUE Yan and CHEN Zhenhai |
| |
| Affiliation: | No.58 Research Institute, China Electronics Technology Group Corporation, Wuxi, Jiangsu 214035, P.R.China;School of Information Engineering, Huangshan University, Huangshan, Anhui 245041, P.R.China,No.58 Research Institute, China Electronics Technology Group Corporation, Wuxi, Jiangsu 214035, P.R.China,No.58 Research Institute, China Electronics Technology Group Corporation, Wuxi, Jiangsu 214035, P.R.China,No.58 Research Institute, China Electronics Technology Group Corporation, Wuxi, Jiangsu 214035, P.R.China,No.58 Research Institute, China Electronics Technology Group Corporation, Wuxi, Jiangsu 214035, P.R.China and No.58 Research Institute, China Electronics Technology Group Corporation, Wuxi, Jiangsu 214035, P.R.China;School of Information Engineering, Huangshan University, Huangshan, Anhui 245041, P.R.China |
| |
| Abstract: | A high speed, low power consumption and small size 10 bit 250 MS/s analog-to-digital converter(ADC) was presented. The high-gain-bandwidth operational transconductance amplifier(OTA) was eliminated and the power consumption of ADC was reduced by using the charge domain pipelined structure. The size of the ADC chip was reduced by scaling down the charge amount of the backend stages of sub-stage circuit with pipelined gradual charge reduction techniques. Measurement results showed that the spurious free dynamic range(SFDR) of 64.4 dB, signal-to-noise-and-distortion ration(SNDR) of 57.7 dB, power consumption of only 45 mW were implemented with input sinusoidal frequency of 9.9 MHz under the sampling rate of 250 MS/s. |
| |
| Keywords: | |
|
| 点击此处可从《微电子学》浏览原始摘要信息 |
|
点击此处可从《微电子学》下载全文 |
|
