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| VHDL除法运算可综合性分析与除法器设计 | |
| 引用本文： | 曾鑫,熊波,于德海,邢永强.VHDL除法运算可综合性分析与除法器设计[J].四川兵工学报,2012,33(6):109-110,113. |
| 作者姓名： | 曾鑫 熊波 于德海 邢永强 |
| 作者单位： | 1. 海军某工程建设指挥部,北京,100036 2. 海军航空工程学院,山东烟台,264001 3. 92514部队,山东烟台,264001 |
| 摘 要： | 对用VHDL语言编写除法运算的可综合性进行了分析研究,从占用资源量和计算时延两个因素综合考虑,设计了整数除法器。除法器通过被除数与除数循环相减,对减法操作的次数进行记录,以此来确定每一位上的数值。对控制模块进行了时序仿真,运算结果准确。设计的除法器除数不受2的幂次限制,当两操作数差值小或除数大于被除数时,算法实现速度快,计算结果对保留小数的位数可任意设定。 |
| 关 键 词： | VHDL 可综合性 除法器 精确位可调 |
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