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| 一个可重利用、低功耗RISC CPUIP核的设计 | |
| 引用本文： | 楼向雄,骆建军,程思琪.一个可重利用、低功耗RISC CPUIP核的设计[J].固体电子学研究与进展,2004,24(4):450-454. |
| 作者姓名： | 楼向雄 骆建军 程思琪 |
| 作者单位： | 1. 浙江大学信息与电子工程学系,杭州,310027 2. Baleen System Inc.,20823 Stevens Creek Blvd.,#110 Cupertino,CA 95014 3. 杭州电子工业学院微电子CAE研究所,杭州,310037 |
| 摘 要： | 研究设计了一个可重利用、低功耗的精简指令计算机 (RISC)中央处理器的知识产权 (IntellectualProper ty)核。该RISCCPUIP核采用单时钟周期、两级流水线、哈佛总线结构。在相同处理速度下 ,其功耗降低至传统PICCPU功耗的约 1/ 4。设计的IP核用台湾联华电子 (UMC) 0 .2 5微米CMOS工艺实现 ,测试结果验证了文中的理论成果 ,并成功地实现了该IP核的工业化应用。 |
| 关 键 词： | 精简指令计算机 知识产权 片上系统 可重利用 单时钟周期 |
| 文章编号： | 1000-3819(2004)04-450-05 |
A Design of Reusable and Low Power RISC CPU IP Core |
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| LOU Xiangxiong,LUO Jianjun,CHENG Siqi.A Design of Reusable and Low Power RISC CPU IP Core[J].Research & Progress of Solid State Electronics,2004,24(4):450-454. | |
| Authors: | LOU Xiangxiong LUO Jianjun CHENG Siqi |
| Affiliation: | LOU Xiangxiong 1 LUO Jianjun 2 CHENG Siqi 3 |
| Abstract: | A reusable and low power RISC CPU IP core design is proposed in this paper. A single-phase-clock, two-stage pipeline and Harvard bus architecture have been adopted in this RISC CPU. The IP core has been approved by UMC with 0.25 μm CMOS process, and successfully applied in a SOC chip. |
| Keywords: | RISC intellectual property SOC reuse single-clock-cycle |
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