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| 基于FPGA的verilog HDL语言设计优化 | |
| 引用本文： | 王春旭,周晓平,王黎黎.基于FPGA的verilog HDL语言设计优化[J].电子元器件应用,2008,10(11):45-47. |
| 作者姓名： | 王春旭 周晓平 王黎黎 |
| 作者单位： | 西安电子科技大学机电工程学院,陕西西安710071 |
| 摘 要： | 为了解决用verilog HDL语言开发FPGA时某些电路容易产生“毛刺”的问题。文中通过对verilog语言特点的阐述，详细分析了编程过程中常见的两种“毛刺”信号的电路类型，最后给出了用verilog HDL语言进行设计优化的方法、程序与仿真波形。 |
| 关 键 词： | FPGA verilog HDL 程序设计优化 信号处理 |
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