| 低电压高速CMOS电流模线性鉴相器的设计 |
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| 引用本文： | 张坤, 陈岚,.低电压高速CMOS电流模线性鉴相器的设计[J].电子器件,2008,31(3):849-852. |
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| 作者姓名： | 张坤 陈岚 |
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| 作者单位： | 1. 中国科学院计算技术研究所,中国科学院计算机系统结构重点实验室,北京,100080;中国科学院研究生院,北京,100080
2. 中国科学院计算技术研究所,中国科学院计算机系统结构重点实验室,北京,100080 |
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| 摘 要： | 在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率.从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5 Gbit/sCDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5 Gbit/s应用下,半数率比结构是合理的选择.电路设计采用TSMC 0.18 μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现.
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| 关 键 词： | 串行和解串电路 时钟和数据恢复 线性鉴相器 电流模逻辑 低电压 CMOS 电流模逻辑 线性 鉴相器 电路设计 Detectors Linear Phase 工艺 混合信号 TSMC 的选择 电路结构 仿真结果 功能仿真 应用 比较 分析 速率 功耗 |
| 文章编号： | 1005-9490(2008)03-0849-04 |
| 修稿时间： | 2007年4月30日 |
Design of Linear Phase Detectors with Low-Voltage High-Speed CMOS CML Circuits |
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| ZHANG Kun,CHEN Lan.Design of Linear Phase Detectors with Low-Voltage High-Speed CMOS CML Circuits[J].Journal of Electron Devices,2008,31(3):849-852. |
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| Authors: | ZHANG Kun CHEN Lan |
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| Affiliation: | ZHANG Kun1,2,CHEN Lan11.Key Laboratory of Computer System , Architecture,Institute of Computing Technology,Chinese Academy of Sciences,Beijing 10080,China,2.Graduate University of Chinese Academy of Sciences |
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| Abstract: | Linear phase detectors(LPD are commonly used in high-speed clock and data recovery(CDR circuits to achieve a high data-rate with lower operating frequency of both phase-detector(PD and voltage-controlled oscillator(VCO. Three different rate LPDs are discussed and compared with complexity of circuit structure, layout area and power consumption. Also, a half-rate LPD and a 1/4-rate LPD are proposed for the design of a 2.5 Gbit/s CDR circuit. Both of them are satisfactory to the function simulation. According ... |
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| Keywords: | SerDes clock and data recovery (CDR) linear phase-detector (LPD) current mode logic (CML) |
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