| VHDL逻辑综合及FPGA实现 |
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| 引用本文： | 米良,常青.VHDL逻辑综合及FPGA实现[J].微电子学,1996,26(5):292-296. |
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| 作者姓名： | 米良 常青 |
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| 作者单位： | 国防科技大学ＡＴＲ重点实验室 |
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| 摘 要： | 运用ＶＨＤＬ语言描述了一个１２×１２位的高速补码阵列乘法器。重点是运用ＶＨＤＬ逻辑综合优化该乘法器，并进行了乘法器的ＸｉｌｉｎｘＦＰＧＡ实现、功能仿真和时序仿真。经选用ＸＣ４００５ＰＣ－８４－４芯片进行验证，证明了其正确性
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| 关 键 词： | IC CAD FPGA 逻辑综合 |
VHDL Logic Synthesis and FPGA Implementation |
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| MI Liang,CHANG Qing and CHEN Huihuang The ATR Laboratory,National Defence University of Science and Technology,Changsha,Hunan.VHDL Logic Synthesis and FPGA Implementation[J].Microelectronics,1996,26(5):292-296. |
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| Authors: | MI Liang CHANG Qing and CHEN Huihuang The ATR Laboratory National Defence University of Science and Technology Changsha Hunan |
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| Affiliation: | MI Liang,CHANG Qing and CHEN Huihuang The ATR Laboratory,National Defence University of Science and Technology,Changsha,Hunan 410073 |
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| Abstract: | |
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| Keywords: | IC CAD VHDL FPGA Logic synthesis |
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