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| 32×32高速乘法器的设计与实现 | |
| 引用本文： | 李军强,李东生,李奕磊,周志增.32×32高速乘法器的设计与实现[J].微电子学与计算机,2009,26(12). |
| 作者姓名： | 李军强 李东生 李奕磊 周志增 |
| 作者单位： | 1. 电子工程学院,信息系,安徽,合肥,230037 2. 电子工程学院,信息系,安徽,合肥,230037;合肥工业大学,微电子设计研究所,安徽,合肥,230009 3. 63889部队,河南,孟州,454750 |
| 摘 要： | 设计并实现了一种32×32高速乘法器.本设计通过改进的基4 Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Vetilog HDL进行了结构级描述,用SIMC 0.18μm标准单元库进行逻辑综合.时间延迟为4.34 ns,系统时钟频率可达230 MHz. |
| 关 键 词： | 乘法器 改进Booth编码 压缩器 Wallace树 |
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