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| FPGA上浮点加/减法器的设计 | |
| 引用本文： | 杨靓,徐炜,黄士坦. FPGA上浮点加/减法器的设计[J]. 计算机工程与应用, 2003, 39(2): 24-25,41 |
| 作者姓名： | 杨靓 徐炜 黄士坦 |
| 作者单位： | 西安微电子技术研究所,西安,710054 |
| 摘 要： | 浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。 |
| 关 键 词： | 浮点加法器 FPGA 移位 前导0/1判定 |
| 文章编号： | 1002-8331-(2003)02-0024-02 |
Design of Floating Adder on FPGA |
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| Yang Liang Xu Wei Huang Shitan. Design of Floating Adder on FPGA[J]. Computer Engineering and Applications, 2003, 39(2): 24-25,41 | |
| Authors: | Yang Liang Xu Wei Huang Shitan |
| Abstract: | The Floating add and subtract operation is highly f requent operation in modern digital signal processing.In this paper,the autho rs research an implementation of TI DSP floating number of20bit word length i nto VirtexTM-E FPGA.Implementing floating add and subtract operation during th ree clock period,the frequency can reach to80MHZ. |
| Keywords: | Floating adder FPGA Shifter Leading0/1detector |
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