|
|||||
|
|
| 基于流水线结构的浮点加法器IP核设计 | |
| 引用本文： | 夏杰,宣志斌,薛忠杰. 基于流水线结构的浮点加法器IP核设计[J]. 微计算机信息, 2008, 24(27) |
| 作者姓名： | 夏杰 宣志斌 薛忠杰 |
| 摘 要： | 浮点加法运算是浮点运算中使用频率最高的一种运算.本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码.利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz. |
| 关 键 词： | 浮点加法器 流水线 综合 |
The IP Core Design of Floating-point Adder |
|
| XIA Jie,XUAN Zhi-bin,XUE Zhong-jie. The IP Core Design of Floating-point Adder[J]. Control & Automation, 2008, 24(27) | |
| Authors: | XIA Jie XUAN Zhi-bin XUE Zhong-jie |
| Abstract: | |
| Keywords: | |
| 本文献已被 万方数据 等数据库收录！ | |