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| 基于混合架构的卷积神经网络算法加速研究 | |
| 作者姓名： | 郭子博 高瑛珂 胡航天 弓铎 刘凯 吴宪云 |
| 作者单位： | 1.西安电子科技大学 计算机科学与技术学院,西安 710071 2.北京控制工程研究所,北京 100089 3.西安电子科技大学 通信工程学院,西安 710071 |
| 摘 要： | 具有优越性能的卷积神经网络算法已得到广泛应用;但其参数量大、计算复杂、层间独立性高等特点也使其难以高效地部署在较低功耗和较少资源的边缘场景。为此结合该种算法的特点提出了一种基于混合架构的卷积神经网络计算加速方法;该方法选用CPU加FPGA的混合架构;对网络模型进行了压缩优化;在FPGA上通过指令控制数据流的DSP阵列结构实现了卷积计算加速;通过YOLO算法测试了该方法的加速性能;在7 000万门级FPGA上各类资源消耗低于50%且总功耗为7.36 W的情况下;吞吐率达到了120 GOPS。 |
| 关 键 词： | 现场可编程门阵列（FPGA） 卷积神经网络 DSP脉冲阵列 |
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