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| 第八讲用Verilog-HDL做CPLD设计一时序逻辑电路的实现 | |
| 引用本文： | 常晓明,李媛媛.第八讲用Verilog-HDL做CPLD设计一时序逻辑电路的实现[J].今日电子,2004(3). |
| 作者姓名： | 常晓明 李媛媛 |
| 摘 要： | 在第七讲中,已经介绍了组合逻辑电路的实现.组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关.时序逻辑电路则与它不同,其特点是:在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关,而且还与电路过去的输入有关.本讲中将介绍时序逻辑电路的实现. |
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